JPS61208331A - シリアルデータ通信方式および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、シリアルデータを用いて半二重通信を行うよ
うにし、晃シリアルデータ通信方式に関するものである
。

［゛従□来技術］ 方式とシリアル通信方式の２つに分けられる０通信速度
の一点からすれば、当然にパラレル通信が有利゛とな゛
るが、伝送すべきデータのピッ“ト数に等しいデータ若
しくはラインを必要とするので、コスト等の面ではシリ
アル通信に劣るどとにな□ る。

信萌式あるいは半二重通信方式のいずれを選択すかにら
いては、コスト面・伝送データの種類などを考−して決
められるが、一般の通信制御システム−等においては、
半ニー通信方式を用いる場合が多い。

このシリアル半二重通信方式を採る場合にも、少くとも
１本のデータラインと、送受信側の双方の状態を知らせ
るための２本のライン（以下、ビジィ−ラインという）
が必要とされる。

しかし、多数のマイクロプロセッサ等を備えた通信シス
テムを実現する場合には、必要とされるライン数を１本
でも少なくして構成をより簡易化することが望まれてい
るところである。

［目的］ 本発明の目的は、上述の点に鑑み、１本のビジィ−ライ
ンのみを用いて送受信側装置の状態を検知し、もってシ
リアル半二重通信を可能ならしめたシリアルデータ通信
方式を提供することにある。

かかる目的を達成するために、本発明では、シリアルデ
ータの送受信を行うシリアルデータ通信方式において、
送信側装置および受信側装置の作動状態を単一のライン
情報に基づいて判断を行い、半二重通信を行うように構
成するものである。

［実施例］ 以下、実施例に基づいて本発明の詳細な説明する。

第１図（Ａ）は１本発明の基本原理を説明する図である
。すなわち、本図は１本のビジィ−ラインＢＵＳＹを介
して、ＡＢ間で通信を行う場合の動作説明図である。

また、第１図（Ｂ）は、ビジィ−ラインＢＬＳＹの両端
に設けたスイッチＳＷＡ、ＳＷＢの開閉状態に従って、
そのビジィ−ラインＢＵＳＹが如何なる論理レベルを採
るかを示すものである。

第１図（Ａ）に示すように、各々の通信装置Ａ、Ｂ側に
はそれぞれスイッチＳＷＡ、ＳＷＢを備えており、送信
中もしくはデータを送信せんとする場合（送信すべきデ
ータがバッファに格納されている場合）には自局側のス
イッチＳＷＡもしくはＳＷＢを開とする。他方、送信す
る意志がないときには。

スイッチＳＷＡもしくはＳＷＢを閉にしておく。

これらスイッチ聞轟、ｓｗｎは受信動作に関しても同じ
く、データを取り込んでいる最中（受信中）はその自局
側スイッチを開にし、他方、データ待期中のときにはそ
のスイッチを閉にしておく。

いま、仮りにＡ側からＢ側にデータを伝送しようとする
場合の制御について説明する。まず、Ａ側のスイッチＳ
ＷＡを“閉”から”開”状態に設定する０次に、ビジィ
−ラインＢＵＳＹの論理レベルをチェックする。このと
き、ビジィ−ラインＢＵＳＹがローレベルを呈している
とき（第１図（Ｂ）の■参照）には、Ｂ側のスイッチＳ
ＷＢが”閉”状態（データ待機状ｉ）になっていること
を示すので、Ａ側からＢ側へのデータ送信が可能である
ものと判断する。

これとは逆に、Ａ側のスイッチＳＷＡを０開”とした時
にビジィ−ラインＢＵＳＹのレベルがハイレベルを呈し
ている場合には、Ｂ側のスイッチＳ％ｌＢが”関”であ
ることを示すので、Ｂ側装置は送信する意志が有る（若
しくは、送信中である）ものと判断する。かくして、Ａ
側からＢ側へのデータ送信は不可能となる。

実際のデータ送信に際しては、安全なデータ通信を確保
するうえで、このようなビジィ−ラインのチェックを複
数回行うことが重要である。

偶然にもＡ側とＢ側が同時に送信しようとすると、ビジ
ィ−ラインＢＵＳＹはハイレベルを呈しく第１図（Ｂ）
の■参照）、無限に上記チェックを行うことにもなりか
ねないので、Ａ側もしくはＢ側のいずれかにプライオリ
ティ（優先順位）を持たせ、これにより、同時にスイッ
チＳＷＡ、　　ＳＷＢを開としたときにもホスト装置（
例えばＡ側装置）が送信可能となるように制御するのが
好適である。

第２図に示すフロチャートは、送信時に行われるビジィ
−ラインのチェック、スイッチの切換制御等を示すもの
である。

いまＡ側装置をホスト装置、Ｂ側装置をより下位レベル
の装置として、これら両装置が同時に送信しようとした
ときの制御手順を本フローチャートに従って説明する。

まず、Ａ側およびＢ側の送信バッファ内には送信すべき
データがそれぞれ格納されているので（ステップＳ１）
、各々のスイッチＳＷＡ、　ＳＷＢを０開”とする（ス
テップＳ２）、すると、ビジィ−ラインＢＵＳＹライン
はハイレベルを呈することになるので（ステップＳ３　
；Ｎｏ）、Ａ調装置（ホスト装置）は再びビジィ−ライ
ンＢＵＳＹのレベルチェックを行う（ステップＳ３→Ｓ
８→Ｓ３）。

他方、Ｂ調装置についてはホスト装置として指定されて
いないので（ステップＳ８：Ｎｏ）、スイッチＳＷＢを
”閉”にセットしくステップＳ７）、再び最初の状態（
ステップＳｌ）へ戻る。

従って、入側装置がビジィ−ラインＢＵＳＹのチェック
を２度目に行う時には、ホストでないＢ調装置Ｂはスイ
ッチＳ留Ｂを”閉”としているため、Ａ調装置は送信を
開始する（ステップＳ３→ステツプＳ４）、このとき、
Ｂ［装置は受信状態となるので、Ａ側送信ｉ終了するま
で、送信動作の開始が禁出される。

なお、ステップＳ４において“送信スタート（受信不可
）”とあるのは、Ａ調装置が送信を開始したときには、
自己の“受信倒動□作を□禁止する”という意味である
。

上述したフローチャートから明らかなように、ホスト装
置に送信すべきデータが有る場合には。

そのデータが送信可能となるまで、何回もビジィ−ライ
ンＢＵＳＹのチェックを行う、これに対し、送信すべき
データがホスト装置でない装置に有る場合には、何度か
ビジィ−ラインのチェックを行った後に（すなわち、送
信不可能な状態を検出して）、送信を諦めるよう制御す
ることも可能である。

また、上述したステップＳ３においてビジィ−ラインの
チェックを複数回行うよう制御することも可能であり、
これは非常に有益である。その理由は、１度のビジィ−
ラインのチェックにより送信可能状Ｓ（ステップＳ０で
あると判断されたときにも、クロックの立上がりエツジ
でそのチェックが行われているため、誤ったレベル検知
がなされることも有るからである。特に、相手が送信中
であった場合には、データの破壊にもつながるため、そ
□のミスは重大でる。かくして、１回の送信を行う際に
、複数回にわたってビジィ−ラインの２チエツクを行い
、そのことにより送信可能状態を判別するよう制御する
のが゛好適である。

第３図は本発明を適用し雀シリアル通信装置の詳細なブ
ロック構成図である。すなわち、本図はＡ−８装置間に
おいてデータ通信を行うための送・受信機構成を示す、
また、Ｂ′側装置はＡ調装置と同一の構成を有する。

Ａ側の装置において、ｌはフラグ信号（ＤＡＴＡＲＩＩ
Ｙ）であり、受信機内にデータがあることをｃｐｕ　（
図示せず）に知らせるＩａ−を果たす。

２は読出指令信号（／ＲＤＩＥＮＢＬ）であり′、デー
タバス３を介して受信データをＣＰＵ側に読み出す・ ４は書込みデータ（ＷＲＤＡｆＡ）であり、後述するバ
ッファ８に格納される。

５は基準クロック信号である。

８はパラレル　イン　シリアル　アウト機能を備えたデ
ータバッファである。

８はシリアル　イン　パラレル　アウト機能を備えたデ
ータバッファであるΦ ８は送信機系および受信機系のクロックを生成するため
の分周器である。

１０は送信ステータスカウンタである。

１１は受信ステータスカウンタである。

１２は、送信すべきデータの前後にスタートビットおよ
びスナップビットを挿入するための論理回路（ビット付
加回路）である。

１３は、／　ＴＸＥＭＰ（送信機に送るべきデータがな
いことを示すフラグ）のラッチ回路である。

！信士、送信機がビジィ−ラインチェックを行うための
ラッチ回路である。

１５は送信データをラッチするためのラッチ回路である
。

！８は、７テグＤＡＴＡＲＤＹをラッチするためのラッ
チ回路である。

次に、第４図に示すタイミングチャートを参照して、Ａ
側からＢ側へ８ビツトのデータを送信する場合の動作を
説明する。

まず、Ａ側の送信機はビジィ−ラインのチェックを行う
ために、送信ステータスカウンタＩＯのＡ：ＴＸＢＵＳ
Ｙラインをハイレベルにセットする。このとき、ビジィ
−ラインのレベルは反転クロックに同期してラッチ１４
にラッチされており、送信ス上述した（イ）の時点では
ＢＵＳＹ−Ｌとなっているので、データ（８ビツト）送
信を開始する。但し、論理回路１２は、８ビツトのデー
タに先行するスタートピッ）　５ＴＡＲＴとして、１ビ
ー２ト長だけデータラインを“Ｌ″にセットする。８ビ
ツトのデーにする。

このような伝送データを１クロック分だけラッチするの
がラッチ回路１５であり、データラインを介してＢ検装
置にデータを送出する。

一方、Ｂ側では（ロ）のタイミングでスタートピッ）　
５ＴＡＲＴをチェックし、データが送られてきたことを
知る。すると、Ｂ側の受信機ＲＸに含まれる受信ステー
タスカウンタは、ＩＩＩ：ＲＸＢＵＳＹラインをＨ”に
セットする。この結果、Ａ検装置におけるＡ　：　ＴＸ
ＢＵＳＹラインおよびＢ検装置におけるＢ：ＲＸＢＵＳ
Ｙラインは共に”Ｈ”となり、ビジィ−ラインＢｔｌＳ
Ｙ−１（どなる、このとき、Ａ側の受信ステータスカウ
ンタ１１は、自局の送信ステータスカウンタ１０よりＲ
ＣＬＲｉ号（レシーバクリア信号）を受けているので、
受信動作は禁止される。同様に。

Ｂ側の送信ステータスカウンタ（図示せず）は自局の受
信ステータスカウンタよりハイレベルのＲＸＢＵＳＹ信
号を受けているので、送信動作は禁止される。

Ｂ検装置の受信機ＲＸは８ビツトのデータを（ハ）のタ
イミングで読み込む、そして、最後に（ニ）のタイミン
グでストップビット５ＴＯＰの確認を行ってＤＡＴＡＲ
ＤＹフラグをセットし、ｃｐｕに受信データが有ること
を知らせ、Ｂ側のＲＸＢＵＳＹを”Ｌ”ローレベルにし
て受信終了となる。

逆に、Ｂ側からＡ側へデータを送る場合には。

まずＢ側の送信機がビジィ−ラインをチェックするため
に、送信カウンタのＴＸＢＵＳＹラインをＩ　Ｈｎにす
る（タイミング（ホ））、ビジィ−ラインのチェック終
了後、Ｂ側の送信機はスタートビット、８ビツトデータ
、ストップビットを順次送出する。

一方、Ａ側の受信機は、タイミング（へ）においてスタ
ートビットを検出した後にデータを読み込み（タイミン
グ（ト））、最後にストップビットのチェックを行って
（タイミング（チ））ＤＡＴＡＲＤＹフラグをセットし
、Ａ：ＲＸＢＵ！９Ｙ−Ｌとする。その結果、ＢＵＳＹ
−Ｌとなる。

［効果］ 以上述べたとおり、本発明によれば、１本のビジィ−ラ
インを用いて通信相手方の作動状況を把握することがで
きるので、構成を簡略化した半二重式シリアルデータ通
信装置を実現することができる。

【図面の簡単な説明】

第１図（Ａ）および（Ｂ）は本発明の詳細な説明する図
、 第２図は本発明を適用した送信制御手順の一例を示すフ
ローチャート、 第３図は本発明の一実施例を示すブロック図、第４図は
第３図の動作を説明するタイミング図である。 ３・・・データバス、 ６・・・並列・直列変換バッファ、 ８・・・直列・並列変換バッファ、 ９・・・クロック分周器、 １０・・・送信ステータスカウンタ、 １１・・・受信ステータスカウンタ、 １２・・・論理回路（ビット付加回路）、１３．１４，
１５．１８・・・ラッチ回路、ＴＸ・・・送信機。 ＲＸ・・・受信機。 ｅ○■■

Claims (1)

1. 【特許請求の範囲】 シリアルデータの送受信を行うシリアルデータ通信方式
   において、 送信側装置および受信側装置の作動状態を単一のライン
   情報に基づいて判断を行い、半二重通信を行うようにし
   たことを特徴とするシリアルデータ通信方式。