JPH03230609A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、波形整形用のロールオフフィルタとして用い
られるディジタルフィルタに関する。特に、直線位相特
性が理想的に実現できる非巡回型（ＦＩＲ）ディジタル
フィルタであるトランスバーサルフィルタに関する。

〔従来の技術］ 第６図は、従来のトランスパーサルフィルタの構成例を
示すブロック図である。

図において、トランスパーサルフィルタは、入力信号に
所定の遅延を与える遅延回路１１．〜１工、と、入力信
号（ｘ（ｔ−２））および各遅延回路１１、〜１１４の
出力（ｘ（ｔ−１）、…、ｘ（ｔ＋２））に、タップ係
数（ａ（−２）、ａ　（−１）、…、ａ　（＋２）　）
を乗算する乗算器１３．〜ｔ３ｓと、各乗算器出力（タ
ップ出力）を加算する加算器１５１〜１５４とを有し、
フィルタ出力を得る構成である。

なお、第７図に示す転置型のトランスバーサルフィルタ
も考案されているが、同様の動作が行われる。

すなわち、入力信号を５分岐してそれぞれに所定のタッ
プ係数（ａ（−２）、ａ（−１）、…、ａ　（＋２）　
）を乗算し、各乗算器出力（タップ出力）を順次遅延お
よび加算してフィルタ出力を得る構成であり、第６図と
同一番号が付されているものは、同様の機能を果たすも
のとする。

ところで、実際の回路においてはアナログ構成によるも
のとディジタル構成によるものがあるが、最近のＬＳＩ
技術の発展に伴い、３つの基本構成要素（遅延回路、乗
算器、加算器）のすべてをディジタル素子で実現したデ
ィジタルフィルタが実用化されている。

このようなディジタルフィルタにおいて、第８図に示す
ように入出力信号の周波数特性がＧ　（ｆ）、Ｆ　（ｆ
）の場合では、ｎ段のタップ係数は、により求めること
ができる。すなわち、タップ係数は、所望の周波数特性
を入力信号の周波数特性で除算したもの（フィルタ伝達
間数Ｆ　（ｆ）／Ｇ　（ｆ））のインパルス応答をサン
プリングした値となる。

ここで、時刻ｔにおける入力信号ｘ（ｔ）に対するディ
ジタルフィルタの出力信号をｙ（ｔ）　とすると、出力
信号ｙ（ｔ）は入力信号ｘ（ｔ）に対してｎタイムスロ
ット遅延し、 ｙ（ｔ）−Σ　ａ　（ｉ）　・ｘ　（ｔ　−ｉ）　　　
　　　　　・”（２）により求まる値で出力される。な
お、タップ数は２ｎ＋１である。

一方、ディジタルフィルタの精度は有限であるタップ数
に依存し、高精度のディジタルフィルタを実現するには
タップ数をできるだけ多くする必要がある。

〔発明が解決しようとする課題〕

ところが、従来構成では、１つのタップにつき１つの乗
算器が必要であり、ディジタルフィルタの回路構成の多
くを占める乗算器がタップ数の増加に伴って増えた場合
には、回路規模が著しく大きくなっていた。

本発明は、タップ数に対して乗算器の個数を半滅するこ
とができるディジタルフィルタを提供することを目的と
する。

［課題を解決するための手段］ 請求項１に記載の本発明ディジタルフィルタは、入力信
号に所定の遅延を与えてｍ（ｍは奇数）タップの信号に
分岐するｍ−１個の遅延回路を有し、各タップごとに所
定のタップ係数を乗算したタップ出力を加算する構成で
あるｍ次の非巡回型のディジタルフィルタにおいて、第
ｉタップ（ｉ＝１．２、…、（ｍ−１）／２）の信号と
、第ｍ−ｉ＋１タップの信号とを加算する（ｍ−１）／
２個の加算器と、この加算器出力を入力とし、それぞれ
所定のタップ係数を乗算する（ｍ−１）／２個の乗算器
と、第（ｍ＋１）／２タップの信号を入力とし、所定の
タップ係数を乗算する一つの乗算器と、各乗算器出力を
加算する加算器とを備えて構成する。

請求項２に記載の本発明ディジタルフィルタは、入力信
号に所定の遅延を与えてｍ（ｍは偶数）タップの信号に
分岐するｍ−１個の遅延回路を有し、各タップごとに所
定のタップ係数を乗算したタップ出力を加算する構成で
あるｍ次の非巡回型のディジタルフィルタにおいて、第
ｉタップ（ｉ＝１．２、…、ｍ／２）の信号と、第ｍ−
ｉ＋１タップの信号とを加算するｍ／２個の加算器と、
この加算器出力を入力とし、それぞれ所定のタップ係数
を乗算するｍ　／　２個の乗算器と、各乗算器出力を加
算する加算器とを備えて構成する。

請求項３に記載の本発明ディジタルフィルタは、入力信
号を分岐し、各タップごとに所定のタップ係数を乗算し
たタップ出力に対して、順次遅延および加算するｍｍ−
１（は奇数）個の遅延回路および加算器を有するｍ次の
非巡回型のディジタルフィルタにおいて、入力信号を（
ｍ　＋　１　）　／　２タップの信号に分岐し、第ｉタ
ップ（ｉ＝１．２、・・・（ｍ−１）／２）の信号にそ
れぞれ所定のタップ係数を乗算し、第ｉタップおよび第
ｍ　−ｉ　＋　ｉタップのタップ出力として２分岐出力
する（ｍ−１）／２個の乗算器と、第（ｍ＋１）／２タ
ップの信号に所定のタップ係数を乗算し、第（ｍ＋１）
／２タップのタップ出力として出力する一つの乗算器と
を備えて構成する。

請求項４に記載の本発明ディジタルフィルタは、入力信
号を分岐し、各タップごとに所定のタップ係数を乗算し
たタップ出力に対して、順次遅延および加算するｍｍ−
１（は偶数）個の遅延回路および加算器を有するｍ次の
非巡回型のディジタルフィルタにおいて、入力信号をｍ
／２タップの信号に分岐し、第ｉタップ（ｉ＝１．２、
…、ｍ／２）の信号にそれぞれ所定のタップ係数を乗算
し、第ｉタップおよび第ｍ−ｉ＋１タップのタップ出力
として２分岐出力するｍ／２個の乗算器を備えて構成す
る。

〔作　用〕

本発明の特徴である第ｉタップの乗算器と第ｍ−ｉ＋１
タップの乗算器の共通化が可能な原理について説明する
。なお、実施例を含めて以下の説明では、便宜的に第（
ｍ＋１）／２タップを第Ｏタップとし、それぞれ第−ｉ
タップの乗算器、第＋ｉタップの乗算器として説明する
。

たとえば、方形パルスＧ　（ｆ）をコサインロールオフ
波形Ｆ　（ｆ）に波形整形する場合には、時間幅τ、ロ
ールオフ率α、ナイキスト周波数ｆ０とすると、 ・・・（４） となる。

ここで、Ｇ　（ｆ）およびＦ　（ｆ）のインパルス応答
は、第２図に示すように、ともに１＝０を中心に対称と
なる偶関数である。なお、横軸は時間であり、Ｔｏ（＝
１／２ｆｏ）はナイキスト間隔である。また、第２図（
２）は、ω。／πで正規化したものである。

したがって、所望の周波数特性（Ｆ　（ｆ））を入力信
号の周波数特性（Ｇ（ｆ））で除算したもの（Ｆ　（ｆ
）／Ｇ（ｆ））のインパルス応答についても偶関数とな
り、それをサンプリングした値として求まるタップ係数
は、第３図に示すように対称となる。なお、第３図にお
いて、黒点はサンプリング点、すなわちタップ係数を示
す。

一方、トランスバーサルフィルタのタップ係数は（１）
式より求まるが、その値は上述したように対称となる。

すなわち、 ａ（−ｉ）＝ａ（＋ｉ）　　　　　　　　　　・・・（
５）となり、第−ｉタップの乗算器と部子ｉタップの乗
算器を同一のものにすることができる。なお、フィルタ
出力ｙ（ｔ）は（５ン式を（２）式に代入して、ｙ（ｔ
）−ａ（０）・ｘ　（ｔ） ・・・（６） と表すことができる。

請求項１〜４に記載のディジタルフィルタは、以上説明
した発明原理に応じて、第ｉタップの乗算器と第ｍ−ｉ
＋１タップの乗算器の共通化をはかるための構成を示す
ものである。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第１図は、本発明ディジタルフィルタの一実施例構成を
示すブロック図である。

図において、本発明の特徴とする構成は、第ｉタップの
乗算器と第ｍ−ｉ＋ｌタップの乗算器との共通化が可能
であることから、第６図の従来構成に対応する５タップ
のトランスバーサルフィルタを示す本実施例では、タッ
プ係数ａ（−２）、ａ　（＋２）を乗算する乗算器（１
３＋　、１３ｓ　）、タップ係数ａ　（−１）、ａ（＋
１）を乗算する乗算器（１３ｚ、１３４）をそれぞれ共
通化するところにある。

すなわち、遅延回路（シフトレジスタ）１１１〜１１４
は入力信号に所定の遅延を与え、ｘ（ｔ−２）〜ｘ（ｔ
＋２）の信号を生成する。加算器２１．は、第ｉタップ
の信号である入力信号ｘ（ｔ−２）と、第５タップの信
号である遅延回路１１４の出力ｘ（ｔ＋２）とを加算し
て乗算器ＬＬに送出する。加算器２１２は、第２タップ
の信号である遅延回路１１＋の出力ｘ（ｔ−１）と、第
４タップの信号である遅延回路１１、の出力ｘ（ｔ＋１
）とを加算して乗算器１３□に送出する。

乗算器ｔ３＋〜１３３は、各加算器２１．．２１□の出
力ｘ（ｔ−２）　＋ｘ（ｔ＋２）、ｘ（ｔ−１）　＋ｘ
（ｔ＋１）および第３タップの信号である遅延回路１１
ｇの出力ｘ（ｔ）を入力し、それぞれ所定のタップ係数
ａ（２）、ａ（１）、ａ（０）を乗算する。加算器１５
１．１５２は、各乗算器出力（タップ出力）を加算する
。

ここで、各乗算器出力は、それぞれ ａ（２）　・（ｘ（ｔ−２）　＋ｘ（ｔ＋２））、ａ（
１）　・（ｘ（ｔ−１）　＋ｘ（ｔ＋１））、ａ　（０
）・ｘ（ｔ） であり、それらを加算したディジタルフィルタの出力信
号ｙ＜ｔ＞は、 ｙ（ｔ）＝ａ（０）・ｘ　（ｔ） ・・・（７） となる。

また、第７図に示した転置型のトランスバーサルフィル
タにおいても同様に本発明の通用が可能であり、その構
成例を第４図に示す。

なお、本実施例においても同様に、第７図に示す転置型
のトランスバーサルフィルタの従来構成（５タップ）に
対して、タップ係数ａ（−２）　、ａ（＋２）を乗算す
る乗算器１３１．１３．およびタップ係数ａ　（−１）
、ａ　（＋１）を乗算する乗算器１３□、１３４をそれ
ぞれ共通化することができる。

すなわち、乗算器１３１の出力を分岐し、第ｉタップの
信号および第５タップの信号として遅延回路１１．およ
び加算器１５４に送出し、乗算器１３□の出力を分岐し
、第２タップの信号および第４タップの信号として加算
器１５．および加算器１５３に送出する構成をとる。な
お、乗算器１３３の出力は第３タップの信号として加算
器１５２に送出される。

ところで、以上示した実施例構成はタップ数が奇数（５
）の場合であるが、タップ数が偶数の場合は対称の中心
となるタップ係数ａ（０）がないだけであるので、同様
にして本発明の適用が可能である。

第５図は、タップ数が４のトランスバーサルフィルタの
構成例を示すブロック図である。

図において、加算器３１．が第ｉタップの信号である入
力信号ｘ（ｔ−２）と、第４タップの信号である遅延回
路１１３の出力ｘ（ｔ＋１）とを加算して乗算器１３．
に送出し、加算器３１□が第２タップの信号である遅延
回路１１１の出力ｘ（ｔ−１）と、第３タップの信号で
ある遅延回路１１ｚの出力ｘ（ｔ）とを加算して乗算器
１３□に送出する。

乗算器１３．．１３□は、各加算器３１．．３１２の出
力ｘ（ｔ−２）　＋ｘ（ｔ＋１）、ｘ（ｔ−１）　＋ｘ
（ｔ）を入力し、それぞれ所定のタップ係数ａ（２）、
ａ（１）を乗算する。加算器１５１は、各乗算器出力（
タップ出力）を加算して出力信号を得る。

なお、タップ数が偶数の場合は、転置型のトランスバー
サルフィルタについても同様である。

〔発明の効果〕

上述したように、本発明は、タップ数に対する乗算器の
個数をほぼ半減することができる。したがって、精度向
上に伴ってタップ数を多くした場合でも、ディジタルフ
ィルタにおいて回路構成の多くを占める乗算器の個数が
低減できるので、全体の回路規模を大幅に低減させるこ
とができる。

【図面の簡単な説明】

第１図は本発明ディジタルフィルタの一実施例構成を示
すブロック図。 第２図はＣ，（ｆ）およびＦ　（ｆ）のインパルス応答
を示す図。 第３図はタップ係数が対称となることを示す図。 第４図は転置型のトランスバーサルフィルタの本発明実
施例構成を示すブロック図。 第５図はタップ数が偶数のトランスバーサルフィルタの
本発明実施例構成を示すブロック図。 第６図は従来のトランスバーサルフィルタの構成例を示
すブロック図。 第７図は従来の転置型のトランスバーサルフィルタの構
成例を示すブロック図。 第８図はディジタルフィルタの入出力信号の周波数特性
を示す図。 １１・・・遅延回路、１３・・・乗算器、１５・・・加
算器、２１．３１・・・加算器。 第 図 第 図 （１） （２） 第 図 第 図 第 図 第 図

Claims (4)

【特許請求の範囲】
1. （１）入力信号に所定の遅延を与えてｍ（ｍは奇数）タ
   ップの信号に分岐するｍ−１個の遅延回路を有し、各タ
   ップごとに所定のタップ係数を乗算したタップ出力を加
   算する構成であるｍ次の非巡回型のディジタルフィルタ
   において、 第ｉタップ（ｉ＝１、２、…、（ｍ−１）／２）の信号
   と、第ｍ−ｉ＋１タップの信号とを加算する（ｍ−１）
   ／２個の加算器と、 この加算器出力を入力とし、それぞれ所定のタップ係数
   を乗算する（ｍ−１）／２個の乗算器と、第（ｍ＋１）
   ／２タップの信号を入力とし、所定のタップ係数を乗算
   する一つの乗算器と、 前記各乗算器出力を加算する加算器と を備えたことを特徴とするディジタルフィルタ。
2. （２）入力信号に所定の遅延を与えてｍ（ｍは偶数）タ
   ップの信号に分岐するｍ−１個の遅延回路を有し、各タ
   ップごとに所定のタップ係数を乗算したタップ出力を加
   算する構成であるｍ次の非巡回型のディジタルフィルタ
   において、 第ｉタップ（ｉ＝１、２、…、ｍ／２）の信号と、第ｍ
   −ｉ＋１タップの信号とを加算するｍ／２個の加算器と
   、 この加算器出力を入力とし、それぞれ所定のタップ係数
   を乗算するｍ／２個の乗算器と、前記各乗算器出力を加
   算する加算器と を備えたことを特徴とするディジタルフィルタ。
3. （３）入力信号を分岐し、各タップごとに所定のタップ
   係数を乗算したタップ出力に対して、順次遅延および加
   算するｍ−１（ｍは奇数）個の遅延回路および加算器を
   有するｍ次の非巡回型のディジタルフィルタにおいて、 入力信号を（ｍ＋１）／２タップの信号に分岐し、第ｉ
   タップ（ｉ＝１、２、…、（ｍ−１）／２）の信号にそ
   れぞれ所定のタップ係数を乗算し、第ｉタップおよび第
   ｍ−ｉ＋１タップのタップ出力として２分岐出力する（
   ｍ−１）／２個の乗算器と、第（ｍ＋１）／２タップの
   信号に所定のタップ係数を乗算し、第（ｍ＋１）／２タ
   ップのタップ出力として出力する一つの乗算器と を備えたことを特徴とするディジタルフィルタ。
4. （４）入力信号を分岐し、各タップごとに所定のタップ
   係数を乗算したタップ出力に対して、順次遅延および加
   算するｍ−１（ｍは偶数）個の遅延回路および加算器を
   有するｍ次の非巡回型のディジタルフィルタにおいて、 入力信号をｍ／２タップの信号に分岐し、 第ｉタップ（ｉ＝１、２、…、ｍ／２）の信号にそれぞ
   れ所定のタップ係数を乗算し、第ｉタップおよび第ｍ−
   ｉ＋１タップのタップ出力として２分岐出力するｍ／２
   個の乗算器を備えた ことを特徴とするディジタルフィルタ。