JPH03232187A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH03232187A JPH03232187A JP2027621A JP2762190A JPH03232187A JP H03232187 A JPH03232187 A JP H03232187A JP 2027621 A JP2027621 A JP 2027621A JP 2762190 A JP2762190 A JP 2762190A JP H03232187 A JPH03232187 A JP H03232187A
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- refresh
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック型半導体記憶装置に関し、特にメ
モリのリフレッシュ機能を有するダイナミック型半導体
記憶装置に関する。
モリのリフレッシュ機能を有するダイナミック型半導体
記憶装置に関する。
従来の低消費リフレッシュ電流動作が可能なダイナミッ
ク型半導体記憶装置においては、外部端子からリフレッ
シュ信号（以下、ＲＦＳＨ信号と称す）を入力すること
によりリフレッシュ動作に必要な電流を低減し且つ他の
不要な消費電流を削減している。例えば、一般的な１Ｍ
ビットのダイナミック型半導体記憶装置のリフレッシュ
電流は３００μＡであるのに対し、低消費リフレッシュ
電流動作が可能なＩＭビットダイナミック型半導体記憶
装置では３０μＡを実現している。
ク型半導体記憶装置においては、外部端子からリフレッ
シュ信号（以下、ＲＦＳＨ信号と称す）を入力すること
によりリフレッシュ動作に必要な電流を低減し且つ他の
不要な消費電流を削減している。例えば、一般的な１Ｍ
ビットのダイナミック型半導体記憶装置のリフレッシュ
電流は３００μＡであるのに対し、低消費リフレッシュ
電流動作が可能なＩＭビットダイナミック型半導体記憶
装置では３０μＡを実現している。
第８図はかかる従来の一例を説明するためのＲＦＳＨ信
号のタイミング図である。
号のタイミング図である。
第８図に示すように、ＲＦＳＨ信号は、ロウ・アドレス
・ストローブ信号（以下、■信号と称す）が高レベルの
状態で低レベルとする。このＲＦＳＨ信号が低レベルに
なる時刻Ｔ、以前においては、ダイナミック型半導体メ
モリ装置が通常動作状態で動作しており、またＲＦＳＨ
信号が低レベルになる時刻Ｔ１以後においては、ＲＦＳ
Ｈ信号が低ベレルにしたことにより、低消費リフレッシ
ュ電流状態となり、■信号をある一定の周期でクロック
動作をさせ、低消費電流を実現している。
・ストローブ信号（以下、■信号と称す）が高レベルの
状態で低レベルとする。このＲＦＳＨ信号が低レベルに
なる時刻Ｔ、以前においては、ダイナミック型半導体メ
モリ装置が通常動作状態で動作しており、またＲＦＳＨ
信号が低レベルになる時刻Ｔ１以後においては、ＲＦＳ
Ｈ信号が低ベレルにしたことにより、低消費リフレッシ
ュ電流状態となり、■信号をある一定の周期でクロック
動作をさせ、低消費電流を実現している。
上述した従来の低消費リフレッシュ電流動作が可能なダ
イナミック型半導体記憶装置においては、特別のＲＦＳ
Ｈ信号を入力して動作するために、一般的なダイナミッ
ク型半導体記憶装置に比べて端子数が一本増加してしま
う。従って、従来のダイナミック型半導体記憶装置にお
いては、チップ面積を増大し、コスト高になるという欠
点がある。また、従来のダイナミック型半導体記憶装置
は、使用するにあたり一般的な同様の装置に比べ、信号
線を一本多く結線しなければならないので、実装基板配
線が複雑になり且つ一般的なダイナミック型半導体記憶
装置と共用できないという欠点もある。
イナミック型半導体記憶装置においては、特別のＲＦＳ
Ｈ信号を入力して動作するために、一般的なダイナミッ
ク型半導体記憶装置に比べて端子数が一本増加してしま
う。従って、従来のダイナミック型半導体記憶装置にお
いては、チップ面積を増大し、コスト高になるという欠
点がある。また、従来のダイナミック型半導体記憶装置
は、使用するにあたり一般的な同様の装置に比べ、信号
線を一本多く結線しなければならないので、実装基板配
線が複雑になり且つ一般的なダイナミック型半導体記憶
装置と共用できないという欠点もある。
本発明の目的は、かかるＲＦＳＨ信号端子を用いること
なく、しかもチップ面積を減少させ、−般的な記憶装置
との共用を実現することのできるダイナミック型半導体
記憶装置を提供することにある。
なく、しかもチップ面積を減少させ、−般的な記憶装置
との共用を実現することのできるダイナミック型半導体
記憶装置を提供することにある。
本発明のダイナミック型半導体記憶装置は、低消費電流
動作状態への移行を外部からの特別な信号により行なう
のではなく、連続するリフレッシュ動作を数える機能を
有し且つ複数回以上のリフレッシュ動作が連続したとき
に内部の低消費電流動作信号を発生させることにより低
消費電流動作へ移行する回路と、低消費電流動作状態と
のきに連続したリフレッシュ動作の中断もしくはタイミ
ング入力により通常動作状態へ復帰する回路とを備えて
いる。
動作状態への移行を外部からの特別な信号により行なう
のではなく、連続するリフレッシュ動作を数える機能を
有し且つ複数回以上のリフレッシュ動作が連続したとき
に内部の低消費電流動作信号を発生させることにより低
消費電流動作へ移行する回路と、低消費電流動作状態と
のきに連続したリフレッシュ動作の中断もしくはタイミ
ング入力により通常動作状態へ復帰する回路とを備えて
いる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すダイナミック型半
導体記憶装置の低消費電流動作判定回路図である。
導体記憶装置の低消費電流動作判定回路図である。
第１図に示すように、本実施例はダイナミック型半導体
記憶装置の低消費電流動作判定回路８を連続したリフレ
ッシュ信号を検出する連続リフレッシュ検出回路１と低
消費電流動作から通常状態に復帰するためのリセット信
号発生回路２とで構成した例である。
記憶装置の低消費電流動作判定回路８を連続したリフレ
ッシュ信号を検出する連続リフレッシュ検出回路１と低
消費電流動作から通常状態に復帰するためのリセット信
号発生回路２とで構成した例である。
まず、連続リフレッシュ検出回路１は第一のＤ型フリッ
プフロップ（ＦＦ）３と第二のＤ型フリップフロップ（
ＦＦ）４とを有し、共にリセット端子Ｒにリセット信号
（ＰＲ）７を入力している。また、第一および第二のＦ
Ｆ３．４のネガティブエッヂトリガ入力端子ＣＬＫには
、■ブフオー■リフレッシュ信号φＣＢＲが入力されて
いる。
プフロップ（ＦＦ）３と第二のＤ型フリップフロップ（
ＦＦ）４とを有し、共にリセット端子Ｒにリセット信号
（ＰＲ）７を入力している。また、第一および第二のＦ
Ｆ３．４のネガティブエッヂトリガ入力端子ＣＬＫには
、■ブフオー■リフレッシュ信号φＣＢＲが入力されて
いる。
更に、第一のＦＦ３のデータ入力端子りは電源Ｖ。Ｃに
接続され、この第一のＦＦ３の出力Ｑが第二のＦＦ４の
データ入力端子りに接続されている。
接続され、この第一のＦＦ３の出力Ｑが第二のＦＦ４の
データ入力端子りに接続されている。
このように接続された第二のＦＦ４の反転データ出力算
−から低消費電流動作信号φ代が出力される。
−から低消費電流動作信号φ代が出力される。
また、上述した連続リフレッシュ検出回路１は、この他
にも通常動作から低消費電流動作へ移行させるにあたり
、■信号を低レベルに固定し且つ■信号を連続して入力
し、連続して■ビフォー■リフレッシュすることにより
、低消費電流動作状態へ移行させることもできる。
にも通常動作から低消費電流動作へ移行させるにあたり
、■信号を低レベルに固定し且つ■信号を連続して入力
し、連続して■ビフォー■リフレッシュすることにより
、低消費電流動作状態へ移行させることもできる。
る。
一方、リセット信号（ＰＲ）の発生回路２は第三のフリ
ップフロップ（ＦＦ）５とインバータ６から構成される
。この第三のＦＦ５のデータ入力端子りにはカラム・ア
ドレス・ストローブ信号（■）信号を入力し、ネガティ
ブエッヂトリガ入力端子ＣＬＫにはロウ・アドレス・ス
トローブ信号（■信号）をインバータ６で反転した信号
が入力される。また、ＦＦ５のリセット端子Ｒは■反転
信号ＲＰ ｖｔを入力される。このＰＲＲ信号は■信号
が低レベルから高レベルへ変化した後時間をおいて高レ
ベルとなり、 ■信号が低レベルになる時に低レベルとなる信号である
。このようにしてＦＦ５の出力Ｑに得られたリセット信
号（ＰＲ）７が前述した連続リフレッシュ検出回路１の
Ｐａ入力信号になる。
ップフロップ（ＦＦ）５とインバータ６から構成される
。この第三のＦＦ５のデータ入力端子りにはカラム・ア
ドレス・ストローブ信号（■）信号を入力し、ネガティ
ブエッヂトリガ入力端子ＣＬＫにはロウ・アドレス・ス
トローブ信号（■信号）をインバータ６で反転した信号
が入力される。また、ＦＦ５のリセット端子Ｒは■反転
信号ＲＰ ｖｔを入力される。このＰＲＲ信号は■信号
が低レベルから高レベルへ変化した後時間をおいて高レ
ベルとなり、 ■信号が低レベルになる時に低レベルとなる信号である
。このようにしてＦＦ５の出力Ｑに得られたリセット信
号（ＰＲ）７が前述した連続リフレッシュ検出回路１の
Ｐａ入力信号になる。
次に、本実施例の動作をフロー図およびタイミング図を
用いて説明する。
用いて説明する。
第２図は第１図に示す低電流動作判定回路の動作を説明
するためのフロー図であり、第３図（ａ）、（ｂ）はそ
れぞれ第１図における連続リフレッシュ検出回路および
リセット信号発生回路の入出力タイミング図である。
するためのフロー図であり、第３図（ａ）、（ｂ）はそ
れぞれ第１図における連続リフレッシュ検出回路および
リセット信号発生回路の入出力タイミング図である。
第２図および第３図（ａ）に示すように、ここではリフ
レッシュカウント数をＡ＝２として説明するが、Ａ＝２
である必要がないのは明らかである。また、第２図にお
けるステップ８１〜Ｓ６は低消費電流状態への移行であ
り、ステップ８７〜Ｓ９は通常状態への復帰である。
レッシュカウント数をＡ＝２として説明するが、Ａ＝２
である必要がないのは明らかである。また、第２図にお
けるステップ８１〜Ｓ６は低消費電流状態への移行であ
り、ステップ８７〜Ｓ９は通常状態への復帰である。
まず、ステップＳ１においてリセット信号ＰＲを高レベ
ルにしてフリップフロップＦＦ３およびＦＦ４をリセッ
トする。これらの動作は電源投入時もしくは任意のサイ
クルで設定が可能である。また、φｍは前述したように
■ビフオ−■リフレッシュ発生時に低レベルになる信号
である１次に、ステップＳ２においてリフレッシュ判定
を行ない、リフレッシュ動作でなければ、ステップＳ３
で繰り返し動作となり、第１図における連続リフレッシ
ュ検出回路１の状態は変化せず、第３図（ａ）に示す低
消費電流動作信号φλは高レベルを保持する。このとき
、第３図（ａ）に示すように■ビフォー■リフレッシュ
が発生してφＣＢＲ信号が低レベルになると、第１図に
おけるＦＦ３はＤ端子の高レベルをラッチして出力Ｑが
高レベルになる。これは第２図におけるステップＳ４で
ある０次に、ステップＳ５では、リフレッシュが１回目
であり、しがちＡ＝２であるから、ステップＳ２のリフ
レッシュ動作の判定処理へ戻る。
ルにしてフリップフロップＦＦ３およびＦＦ４をリセッ
トする。これらの動作は電源投入時もしくは任意のサイ
クルで設定が可能である。また、φｍは前述したように
■ビフオ−■リフレッシュ発生時に低レベルになる信号
である１次に、ステップＳ２においてリフレッシュ判定
を行ない、リフレッシュ動作でなければ、ステップＳ３
で繰り返し動作となり、第１図における連続リフレッシ
ュ検出回路１の状態は変化せず、第３図（ａ）に示す低
消費電流動作信号φλは高レベルを保持する。このとき
、第３図（ａ）に示すように■ビフォー■リフレッシュ
が発生してφＣＢＲ信号が低レベルになると、第１図に
おけるＦＦ３はＤ端子の高レベルをラッチして出力Ｑが
高レベルになる。これは第２図におけるステップＳ４で
ある０次に、ステップＳ５では、リフレッシュが１回目
であり、しがちＡ＝２であるから、ステップＳ２のリフ
レッシュ動作の判定処理へ戻る。
引き続いて、第３図（ａ）に示すタイミング図中、連続
して■ビフォー■リフレッシュが発生すると、ＦＦ４は
ＦＦ３のＱ出力の高レベルをラッチする。これにより、
ＦＦ４の反転出力酊は低レベルになる。従って低消費電
流動作信号φａは低レベルになり、活性化してメモリ（
図示省略）に対し低消費電流状態になる。これは第２図
のステップＳ６である。
して■ビフォー■リフレッシュが発生すると、ＦＦ４は
ＦＦ３のＱ出力の高レベルをラッチする。これにより、
ＦＦ４の反転出力酊は低レベルになる。従って低消費電
流動作信号φａは低レベルになり、活性化してメモリ（
図示省略）に対し低消費電流状態になる。これは第２図
のステップＳ６である。
次に、第３図（ｂ）に示すように、リセット信号発生回
路２において、■信号が低レベルから高レベルへ変化す
る時、■の信号が低レベルであれば、フリップフロップ
ＦＦ５は■信号の低レベルをラッチして出力信号である
リセット信号（ＰＲ＞７は低レベルである。従って、 フリップフロップ（ＦＦ）４はリセットされないので、
低消費電流動作信号φＲは低レベルを保持する。一方、
その時■信号が高レベルであれば、ＦＦ５は■信号の高
レベルをラッチしてリセット信号ＰＲを高レベルにする
。その後ＲＰＲが高レベルになり、ＦＦ５がリセットさ
れると、リセット信号ＰＲは低レベルになる。これによ
り、フリップフロップＦＦ３．ＦＦ４はリセットされ、
低消費動作信号φ８は高レベルになるので、通常動作状
態へ移行する。尚、通常動作状態へ移行するステップ８
７〜Ｓ９については、後述する。
路２において、■信号が低レベルから高レベルへ変化す
る時、■の信号が低レベルであれば、フリップフロップ
ＦＦ５は■信号の低レベルをラッチして出力信号である
リセット信号（ＰＲ＞７は低レベルである。従って、 フリップフロップ（ＦＦ）４はリセットされないので、
低消費電流動作信号φＲは低レベルを保持する。一方、
その時■信号が高レベルであれば、ＦＦ５は■信号の高
レベルをラッチしてリセット信号ＰＲを高レベルにする
。その後ＲＰＲが高レベルになり、ＦＦ５がリセットさ
れると、リセット信号ＰＲは低レベルになる。これによ
り、フリップフロップＦＦ３．ＦＦ４はリセットされ、
低消費動作信号φ８は高レベルになるので、通常動作状
態へ移行する。尚、通常動作状態へ移行するステップ８
７〜Ｓ９については、後述する。
第４図（ａ）、（ｂ）はそれぞれ第１図におけるリセッ
ト信号発生回路の他の例を示す回路図およびその入出力
タイミング図である。
ト信号発生回路の他の例を示す回路図およびその入出力
タイミング図である。
第４図（ａ）、（ｂ）に示すように、この例は■信号お
よデてＴ１信号の論理積をとるＡＮＤ回路９を用いてリ
セット信号ＰＲを作成するものであり、■信号と■信号
を同時に高レベルとすることにより、低消費動作状態か
ら通常動作状態へ移行させる例である。すなわち、 第４図（ｂ）のタイミングからもわかるように、■信号
が高レベルの時に■信号が高レベルになると、リセット
信号ＰＲが高レベルになる。これにより、フリップフロ
ップＦＦ３およびＦＦ４をリセットするので、低消費電
流動作信号φ凡が高レベルになる。従って、リセットさ
れるので、通常動作状態へ移行する。
よデてＴ１信号の論理積をとるＡＮＤ回路９を用いてリ
セット信号ＰＲを作成するものであり、■信号と■信号
を同時に高レベルとすることにより、低消費動作状態か
ら通常動作状態へ移行させる例である。すなわち、 第４図（ｂ）のタイミングからもわかるように、■信号
が高レベルの時に■信号が高レベルになると、リセット
信号ＰＲが高レベルになる。これにより、フリップフロ
ップＦＦ３およびＦＦ４をリセットするので、低消費電
流動作信号φ凡が高レベルになる。従って、リセットさ
れるので、通常動作状態へ移行する。
尚、上述した第４図（ａ）、（ｂ）のほかにも、■信号
を高レベルにすることにより、低消費動作状態から通常
動作状態へ移行させることも可能である。
を高レベルにすることにより、低消費動作状態から通常
動作状態へ移行させることも可能である。
すなわち、■信号を直接リセット信号ＰＲとすることで
もよい、この場合、■信号を高レベルにすることにより
、リセット信号ＰＲは高レベルとなり、フリップフロッ
プＦＦ３とＦＦ４をリセットして低消費動作状態から通
常動作状態へ移行させることもできる。
もよい、この場合、■信号を高レベルにすることにより
、リセット信号ＰＲは高レベルとなり、フリップフロッ
プＦＦ３とＦＦ４をリセットして低消費動作状態から通
常動作状態へ移行させることもできる。
第５図（ａ）、（ｂ）も第４図（ａ）、（ｂ）と同様に
それぞれ第１図におけるリセット信号発生回路の他の例
を示す回路図およびその入出力タイミング図である。
それぞれ第１図におけるリセット信号発生回路の他の例
を示す回路図およびその入出力タイミング図である。
第５図（ａ）、（ｂ）に示すように、かかるリセット信
号発生回路２はフリップフロップ（ＦＦ）５によって構
成した例であり、このＦＦ５のデータ入力端子りには■
信号を入力し且つＦＦ５のネガティブエッヂトリガ入力
端子ＣＬＫには、第１図のリセット信号発生回路２とは
逆の■信号を入力している。また、ＦＦ５の出力Ｑがリ
セット信号ＰＲになっており、リセット端子Ｒには■同
相信号ＲＡが供給されている。
号発生回路２はフリップフロップ（ＦＦ）５によって構
成した例であり、このＦＦ５のデータ入力端子りには■
信号を入力し且つＦＦ５のネガティブエッヂトリガ入力
端子ＣＬＫには、第１図のリセット信号発生回路２とは
逆の■信号を入力している。また、ＦＦ５の出力Ｑがリ
セット信号ＰＲになっており、リセット端子Ｒには■同
相信号ＲＡが供給されている。
この■同相信号ＲＡは■信号が低レベルになった後ある
程度遅れてからいったん高レベルになり、しかも■信号
が高レベルになることにより低レベルになる信号である
。
程度遅れてからいったん高レベルになり、しかも■信号
が高レベルになることにより低レベルになる信号である
。
第５図（ｂ）に示すように、リセット信号ＰＲについて
説明すると、■信号が高レベルがら低レベルへ変化した
ときに、データ入力端子りに入力される■信号をラッチ
する。この時、■信号が高レベルであれば、高レベルを
ラッチしてフリップフロップ（ＦＦ）５の出力Ｑは高レ
ベルになるので、リセット信号ＰＲは高レベルになる。
説明すると、■信号が高レベルがら低レベルへ変化した
ときに、データ入力端子りに入力される■信号をラッチ
する。この時、■信号が高レベルであれば、高レベルを
ラッチしてフリップフロップ（ＦＦ）５の出力Ｑは高レ
ベルになるので、リセット信号ＰＲは高レベルになる。
そのあと、■同相信号ＲＡが高レベルになってＦＦ５を
リセットするので、リセット信号ＰＲは再び低レベルに
なる。
リセットするので、リセット信号ＰＲは再び低レベルに
なる。
すなわち、かかるリセット回路２の動作を第２図のフロ
ーでみると、ステップＳ７で■信号が高レベルから低レ
ベルへ変化した時に■信号が高レベルであれば、リセッ
ト信号ＰＲが活性化して高レベルとなる。また、フリッ
プフロップＦＦ３とＦＦ４をリセットし低消費電流動作
信号φλは高レベルとなるので、ステップＳ８で通常動
作状態へ復帰する。その時、■信号が低レベルであれば
、ステップＳ９でリセット信号ＰＲは低レベルのままで
あり、低消費動作状態は保持される。
ーでみると、ステップＳ７で■信号が高レベルから低レ
ベルへ変化した時に■信号が高レベルであれば、リセッ
ト信号ＰＲが活性化して高レベルとなる。また、フリッ
プフロップＦＦ３とＦＦ４をリセットし低消費電流動作
信号φλは高レベルとなるので、ステップＳ８で通常動
作状態へ復帰する。その時、■信号が低レベルであれば
、ステップＳ９でリセット信号ＰＲは低レベルのままで
あり、低消費動作状態は保持される。
される。
第６図は本発明の第二の実施例を示すダイナミック型半
導体記憶装置の低消費電流動作判定回路である。
導体記憶装置の低消費電流動作判定回路である。
第６図に示すように、本実施例は連続するＲＡ丁オンリ
ーリフレッシュによって低消費動作状態へ移行し、しか
も■信号と■信号が共に低レベルになることによって低
消費動作状態から通常動作状態へ移行する例である。
ーリフレッシュによって低消費動作状態へ移行し、しか
も■信号と■信号が共に低レベルになることによって低
消費動作状態から通常動作状態へ移行する例である。
まず、本実施例における判定回路は論理和の否定回路（
ＮＯＲ）１０からなるリセット回路２と、三つのフリッ
プフロップ（ＦＦ）３．４および１１と、遅延回路１２
およびインバータ１３とで構成される連続リフレッシュ
検出回路１とを備えている。この論理和の否定回路１０
は■信号と■信号を入力してリセット信号ＮＲを出力す
る。
ＮＯＲ）１０からなるリセット回路２と、三つのフリッ
プフロップ（ＦＦ）３．４および１１と、遅延回路１２
およびインバータ１３とで構成される連続リフレッシュ
検出回路１とを備えている。この論理和の否定回路１０
は■信号と■信号を入力してリセット信号ＮＲを出力す
る。
この出力信号ＮＲはフリップフロップ１１のリセット信
号入力端子ＲとＦＦ２およびＦＦ３のリセット信号入力
端子Ｒとに入力されている。また、インバータ回路１３
は■信号が遅延回路１２によって遅らされた信号を入力
し、 その出力はフリップフロップ（ＦＦ）１１とＦＦ２、Ｆ
Ｆ３のネガティブエツジトリガ端子ＣＬＫへ入力してい
る。フリップフロップ（ＦＦ）１１のデータ入力端子り
は電源ＶＣＣに接続され、またその出力端子Ｑは次段の
ＦＦ３のデータ入力端子りに接続される。フリップフロ
ップ（ＦＦ）３の出力端子Ｑも同様にＦＦ４のデータ入
力端子りに接続される。さらに、フリップフロップ（Ｆ
Ｆ）４のデータ反転出力端予算−は低消費電流動作信号
φＲが出力される。
号入力端子ＲとＦＦ２およびＦＦ３のリセット信号入力
端子Ｒとに入力されている。また、インバータ回路１３
は■信号が遅延回路１２によって遅らされた信号を入力
し、 その出力はフリップフロップ（ＦＦ）１１とＦＦ２、Ｆ
Ｆ３のネガティブエツジトリガ端子ＣＬＫへ入力してい
る。フリップフロップ（ＦＦ）１１のデータ入力端子り
は電源ＶＣＣに接続され、またその出力端子Ｑは次段の
ＦＦ３のデータ入力端子りに接続される。フリップフロ
ップ（ＦＦ）３の出力端子Ｑも同様にＦＦ４のデータ入
力端子りに接続される。さらに、フリップフロップ（Ｆ
Ｆ）４のデータ反転出力端予算−は低消費電流動作信号
φＲが出力される。
第７図は第６図に示す低消費電流動作判定回路の入出力
タイミング図である。
タイミング図である。
第７図に示すように、■信号と■信号が共に低レベルの
状態では、ＮＯＲ回路１０によりＮＲ倍信号高レベルに
なるので、フリップフロップ（ＦＦ）１１．ＦＦ３．Ｆ
Ｆ４をリセットし、低消費電流動作信号φＲを高レベル
にする。
状態では、ＮＯＲ回路１０によりＮＲ倍信号高レベルに
なるので、フリップフロップ（ＦＦ）１１．ＦＦ３．Ｆ
Ｆ４をリセットし、低消費電流動作信号φＲを高レベル
にする。
すなわち、非活性化する０次に、■信号が低レベルから
高レベルへ変化すると、ＮＲ倍信号低レベルになる。し
かる後、遅延回路１２の遅延時間経過後、その出力信号
は高レベルになるので、インバータ１３の出力は高レベ
ルから低レベルへ変化する。これにより、フリップフロ
ップ（ＦＦ）１１は電源電圧ＶＣＣをラッチするので、
その出力Ｑは高レベルになる。一方、ＦＦ３の出力信号
Ｑは低レベルを保持し、またフリップフロップ（ＦＦ）
４の反転出力（−は高レベルであるので、低消費電流動
作信号φ１は高レベルを維持する。続いて■オンリーリ
フレッシュが発生すると、■は高レベルであるのでＮＲ
倍信号低レベルを保ち、ＦＦＩＩ、ＦＦ３．ＦＦ４はリ
セットされない。
高レベルへ変化すると、ＮＲ倍信号低レベルになる。し
かる後、遅延回路１２の遅延時間経過後、その出力信号
は高レベルになるので、インバータ１３の出力は高レベ
ルから低レベルへ変化する。これにより、フリップフロ
ップ（ＦＦ）１１は電源電圧ＶＣＣをラッチするので、
その出力Ｑは高レベルになる。一方、ＦＦ３の出力信号
Ｑは低レベルを保持し、またフリップフロップ（ＦＦ）
４の反転出力（−は高レベルであるので、低消費電流動
作信号φ１は高レベルを維持する。続いて■オンリーリ
フレッシュが発生すると、■は高レベルであるのでＮＲ
倍信号低レベルを保ち、ＦＦＩＩ、ＦＦ３．ＦＦ４はリ
セットされない。
同様に、■信号が低レベルから高レベルに変化する時、
フリップフロップ（ＦＦ）３は出力端子Ｑの高レベルデ
ータをラッチしてその出力Ｑを高レベルにする０次に、
連続して■オンリーリフレッシュが発生すると、同様に
してＦＦ１１、ＦＦ３．ＦＦ４はリセットされることは
なく、次の■信号が低ベレルから高レベルへ変化する時
にＦＦ４がＦＦ３の出力Ｑの高レベルデータをラッチす
る。これにより、フリップフロップ（ＦＦ）４の反転出
力信号算−は低レベルになる。すなわち低消費電流動作
信号φλは低レベルになり、活性化して低消費電流動作
へ移行する。
フリップフロップ（ＦＦ）３は出力端子Ｑの高レベルデ
ータをラッチしてその出力Ｑを高レベルにする０次に、
連続して■オンリーリフレッシュが発生すると、同様に
してＦＦ１１、ＦＦ３．ＦＦ４はリセットされることは
なく、次の■信号が低ベレルから高レベルへ変化する時
にＦＦ４がＦＦ３の出力Ｑの高レベルデータをラッチす
る。これにより、フリップフロップ（ＦＦ）４の反転出
力信号算−は低レベルになる。すなわち低消費電流動作
信号φλは低レベルになり、活性化して低消費電流動作
へ移行する。
以後、■オンリリフレッシュ動作が連続するかぎり、低
消費電流動作状態になる。
消費電流動作状態になる。
次に、本実施例において、低消費動作状態から通常の動
作状態へ移行する場合は、■オンリリフレッシュ動作に
引き続き、通常動作として読み出しもしくは書き込み動
作のための■信号および■信号を活性化することにより
、 ■信号と■信号は共に低レベルになる。
作状態へ移行する場合は、■オンリリフレッシュ動作に
引き続き、通常動作として読み出しもしくは書き込み動
作のための■信号および■信号を活性化することにより
、 ■信号と■信号は共に低レベルになる。
これにより、ＮＲ信号は高レベルになり、フリップフロ
ップ（ＦＦ）１１．３および４はリセットされる６従っ
て、低消費電流動作信号φＲは高レベルになり、通常動
作状態へ移行することが可能になる。
ップ（ＦＦ）１１．３および４はリセットされる６従っ
て、低消費電流動作信号φＲは高レベルになり、通常動
作状態へ移行することが可能になる。
以上説明したように、本発明のダイナミック型半導体記
憶装置は、■信号および■信号を組合わせて連続したリ
フレッシュ動作を検出する回路を設けることにより、外
部入力端子ＲＦＳＨを削除でき、しかも内部的に低消費
電流動作信号を発生するので半導体記憶装置のチップサ
イズを減少させ、安価に製造できるという効果がある。
憶装置は、■信号および■信号を組合わせて連続したリ
フレッシュ動作を検出する回路を設けることにより、外
部入力端子ＲＦＳＨを削除でき、しかも内部的に低消費
電流動作信号を発生するので半導体記憶装置のチップサ
イズを減少させ、安価に製造できるという効果がある。
また、本発明は一般的ダイナミック型半導体記憶装置と
完全に互換性を保ち且つ低消費電流を実現可能にすると
いう効果がある。
完全に互換性を保ち且つ低消費電流を実現可能にすると
いう効果がある。
第１図は本発明の第一の実施例を示すダイナミック型半
導体記憶装置の低消費電流動作判定回路図、第２図は第
１図に示す低消費電流動作判定回路の動作を説明するた
めのフロー図、第３図（ａ）、（ｂ）はそれぞれ第１図
における連続リフレッシュ検出回路およびリセット信号
発生回路の入出力タイミング図、第４図（ａ）、（ｂ）
はそれぞれ第１図におけるリセット信号発生回路の他の
例を示す回路図およびその入出力タイミング図、第５図
（ａ）、（ｂ）も第４図（ａ）（ｂ）と同様にそれぞれ
第１図におけるリセ・ント信号発生回路の他の例を示す
回路図およびその入出力タイミング図、第６図は本発明
の第二の実施例を示すダイナミック型半導体記憶装置の
低消費電流動作判定回路図、第７図は第６図に示す低消
費電流動作判定回路の入出力タイミング図、第８図は従
来の一例を説明するためのリフレッシュ信号のタイミン
グ図である。 ｌ・・・連続リフレッシュ検出回路、２・・・リセット
信号発生回路、３〜５．１１・・・フリップフロップ（
ＦＦ）、６．１３・・・インバータ、７・・・リセット
信号（ＰＲ） 、８・・・低消費電流動作判定回路、９
・・・ＡＮＤ回路、１０・・・ＮＯＲ回路、１２・・・
遅延回路、φＲ・・・低消費電流動作信号、ＲＰ Ｒ・
・・■反転信号、■・・・ロウ・アドレス・ストローブ
信号、■・・・カラム・アドレス・ストローブ信号、φ
ＣＢＲ−ＣＡ Ｓビフオー■リフレッシュ発生時に低レ
ベルとなる信号、８１〜Ｓ９・・・処理ステップ、ステ
ップ、 Ａ ・・・■同相信号、 Ｒ ・・・リセッ ト信号。
導体記憶装置の低消費電流動作判定回路図、第２図は第
１図に示す低消費電流動作判定回路の動作を説明するた
めのフロー図、第３図（ａ）、（ｂ）はそれぞれ第１図
における連続リフレッシュ検出回路およびリセット信号
発生回路の入出力タイミング図、第４図（ａ）、（ｂ）
はそれぞれ第１図におけるリセット信号発生回路の他の
例を示す回路図およびその入出力タイミング図、第５図
（ａ）、（ｂ）も第４図（ａ）（ｂ）と同様にそれぞれ
第１図におけるリセ・ント信号発生回路の他の例を示す
回路図およびその入出力タイミング図、第６図は本発明
の第二の実施例を示すダイナミック型半導体記憶装置の
低消費電流動作判定回路図、第７図は第６図に示す低消
費電流動作判定回路の入出力タイミング図、第８図は従
来の一例を説明するためのリフレッシュ信号のタイミン
グ図である。 ｌ・・・連続リフレッシュ検出回路、２・・・リセット
信号発生回路、３〜５．１１・・・フリップフロップ（
ＦＦ）、６．１３・・・インバータ、７・・・リセット
信号（ＰＲ） 、８・・・低消費電流動作判定回路、９
・・・ＡＮＤ回路、１０・・・ＮＯＲ回路、１２・・・
遅延回路、φＲ・・・低消費電流動作信号、ＲＰ Ｒ・
・・■反転信号、■・・・ロウ・アドレス・ストローブ
信号、■・・・カラム・アドレス・ストローブ信号、φ
ＣＢＲ−ＣＡ Ｓビフオー■リフレッシュ発生時に低レ
ベルとなる信号、８１〜Ｓ９・・・処理ステップ、ステ
ップ、 Ａ ・・・■同相信号、 Ｒ ・・・リセッ ト信号。
Claims (1)
- 【特許請求の範囲】 １、記憶データ保持のためのリフレッシュ動作を行なう
ダイナミック型半導体記憶装置において、リフレッシュ
動作が連続して複数回実施されたことを検出し且つ引き
続き連続するリフレッシュ動作に対して消費電流を低減
する動作状態へ移行させる連続リフレッシュ検出回路を
有することを特徴とするダイナミック型半導体記憶装置
。 ２、請求項１記載の連続リフレッシュ検出回路において
、連続する■ビフォー■リフレ ッシュ動作が実施されたことを検出することを特徴とす
るダイナミック型半導体記憶装置。 ３、請求項１記載の連続リフレッシュ検出回路において
、最初の■ビフォー■リフレ ッシュ動作に続く２回目以後の■ビフォー ■リフレッシュ動作は、■信号を低レベ ルに維持したまま■信号を入力することにより連続する
■ビフォー■リフレッシュ動 作の実施を検出することを特徴とするダイナミック型半
導体記憶装置。 ４、記憶データ保持のためのリフレッシュ動作を行なう
ダイナミック型半導体記憶装置において、リフレッシュ
動作が連続して複数回実施されたことを検出し且つ引き
続き連続するリフレッシュ動作に対して消費電流を低減
する動作状態へ移行させる連続リフレッシュ検出回路と
、■信号の低レベルから高レベルへの立ち上りで■信号
が低レベルであることを検知することにより低消費電流
動作状態から通常の動作状態へ移行するリセット信号発
生回路とを有することを特徴とするダイナミック型半導
体記憶装置。 ５、請求項４記載のリセット信号発生回路は、■信号お
よび■信号が両方とも高レベル になつたことを検出することにより低消費電流動作状態
から通常の動作状態へ移行することを特徴とするダイナ
ミック型半導体記憶装置。 ６、請求項４記載のリセット信号発生回路は、■信号が
高レベルになったことを検出することにより低消費電流
動作状態から通常の動作状態へ移行することを特徴とす
るダイナミック型半導体記憶装置。 ７、記憶データ保持のためのリフレッシュ動作を行なう
ダイナミック型半導体記憶装置において、連続する■オ
ンリーリフレッシュ動作が実施されたことを検出し低消
費電流動作状態へ移行する連続リフレッシュ検出回路と
、■信号および■信号が共に低レベルになったことを検
出することにより低消費電流動作状態から通常の動作状
態へ移行するリセット信号発生回路とを有することを特
徴とするダイナミック型半導体記憶装置。 ８、請求項７記載のリセット信号発生回路は、■信号が
高レベルから低レベルへ変化するとき■信号の高レベル
を検出することにより低消費電流動作状態から通常の動
作状態へ移行することを特徴とするダイナミック型半導
体記憶装置。 ９、請求項１記載の連続リフレッシュ検出回路は、遅延
回路および複数のフリップフロップで形成したことを特
徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027621A JP2743548B2 (ja) | 1990-02-06 | 1990-02-06 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027621A JP2743548B2 (ja) | 1990-02-06 | 1990-02-06 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232187A true JPH03232187A (ja) | 1991-10-16 |
| JP2743548B2 JP2743548B2 (ja) | 1998-04-22 |
Family
ID=12226019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027621A Expired - Lifetime JP2743548B2 (ja) | 1990-02-06 | 1990-02-06 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743548B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023151A (ja) * | 1988-06-16 | 1990-01-08 | Fujitsu Ltd | ダイナミック・ランダム・アクセス・メモリ装置 |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
-
1990
- 1990-02-06 JP JP2027621A patent/JP2743548B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023151A (ja) * | 1988-06-16 | 1990-01-08 | Fujitsu Ltd | ダイナミック・ランダム・アクセス・メモリ装置 |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743548B2 (ja) | 1998-04-22 |
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