JPH0229989A - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C—STATIC STORES
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般にダイナミックランダムアクセスメモ
リ装置（以下ＤＲＡＭと称す）に関し、特に、内部で周
期的なリフレッシュ動作を自動的に始めることが可能な
りＲＡＭに関する。
リ装置（以下ＤＲＡＭと称す）に関し、特に、内部で周
期的なリフレッシュ動作を自動的に始めることが可能な
りＲＡＭに関する。
［従来の技術］
近年、パーソナルコンピュータ等のバッテリバックアッ
プ用メモリとして、従来から用いられていたＳＲＡＭに
加えて、ＳＲＡＭよりも記憶容量の大きいＤＲＡＭを適
用することが考えられている。そのため、データを保持
した状態でアクセスされないときの消費電流の小さいＤ
ＲＡＭが必要とされている。
プ用メモリとして、従来から用いられていたＳＲＡＭに
加えて、ＳＲＡＭよりも記憶容量の大きいＤＲＡＭを適
用することが考えられている。そのため、データを保持
した状態でアクセスされないときの消費電流の小さいＤ
ＲＡＭが必要とされている。
第５図は、一般に知られる、従来のＤＲＡＭの一例を示
すブロック図である。第５図を参照して、このＤＲＡＭ
は、データ信号をストアするためのメモリセルを備えた
メモリアレイ５８と、メモリセルを選択するためのアド
レス信号を受けるアドレスバッファ５４と、アドレス信
号をデコードするロウデコーダ５５およびカラムデコー
ダ５６と、メモリアレイ５８に接続されメモリセルにス
トアされた信号を増幅して読出すセンスアンプ６３とを
含む。データ信号を入力するための入力バッファ５９お
よびデータ信号を出力するための出力バッファ６０は、
Ｉ１０ゲート５７を介してメモリアレイ５８に接続され
る。
すブロック図である。第５図を参照して、このＤＲＡＭ
は、データ信号をストアするためのメモリセルを備えた
メモリアレイ５８と、メモリセルを選択するためのアド
レス信号を受けるアドレスバッファ５４と、アドレス信
号をデコードするロウデコーダ５５およびカラムデコー
ダ５６と、メモリアレイ５８に接続されメモリセルにス
トアされた信号を増幅して読出すセンスアンプ６３とを
含む。データ信号を入力するための入力バッファ５９お
よびデータ信号を出力するための出力バッファ６０は、
Ｉ１０ゲート５７を介してメモリアレイ５８に接続され
る。
アドレスバッファ５４は、外部アドレス信号ｅｘｔ、Ａ
ＯないしＡ９またはリフレッシュカウンタ５３により発
生された内部アドレス信号ＱＯないしＱ８を受けるよう
に接続される。リフレッシュカウンタ５３は、例えば、
クロックジェネレータ５１に与えられたＲＡＳおよびじ
τｌ信号のタイミングに応答して、リフレッシュコント
ローラ５２により制御される。また、ビット線プリチャ
ージ電圧（以下ｖａＬと称す）を発生するためのＶら１
発生回路６２が設けられ、それはイコライズ回路６１を
介してメモリアレイ５８に接続される。
ＯないしＡ９またはリフレッシュカウンタ５３により発
生された内部アドレス信号ＱＯないしＱ８を受けるよう
に接続される。リフレッシュカウンタ５３は、例えば、
クロックジェネレータ５１に与えられたＲＡＳおよびじ
τｌ信号のタイミングに応答して、リフレッシュコント
ローラ５２により制御される。また、ビット線プリチャ
ージ電圧（以下ｖａＬと称す）を発生するためのＶら１
発生回路６２が設けられ、それはイコライズ回路６１を
介してメモリアレイ５８に接続される。
第６Ａ図は、ビット線対に接続された従来の回路を示す
回路図である。また、第６Ｂ図は、その動作を説明する
ためのタイミングチャートである。
回路図である。また、第６Ｂ図は、その動作を説明する
ためのタイミングチャートである。
これらは、たとえば、１９８５年に開催された国際固体
回路会議（ＩＳＳＣＣ８５）のダイジェスト・オブφテ
クニカルペーパーズ Ｐ、２５２ないし２５３に示され
ている。
回路会議（ＩＳＳＣＣ８５）のダイジェスト・オブφテ
クニカルペーパーズ Ｐ、２５２ないし２５３に示され
ている。
第６Ａ図を参照して、ビット線ＢＬｊおよびワード線Ｗ
Ｌｉとの間にメモリセルＭが接続される。
Ｌｉとの間にメモリセルＭが接続される。
メモリセルＭは、データ信号をストアするためのキャパ
シタＣｓと、スイッチングのためめＮＭＯＳトランジス
タＱｓとを含む。センスアンプ６３は、ビット線ＢＬｊ
およびＢＬｊとの間に接続されたＣＭＯＳフリップフロ
ップを含む。このＣＭＯＳフリップフロップは、ＰＭＯ
ＳトランジスタＱ３およびＱ４と、ＮＭＯ８）ランジス
タＱ１およびＱ２とによって構成される。また、このフ
リップフロップは、ＰＭＯＳトランジスタＱｓｒおよび
ＮＭＯ５）ランジスタＱＢＮを介して電源ＶＣＣおよび
接地Ｖｓｓに接続される。トランジスタＱｓＦおよびＱ
ｓｎは、各々のゲートがセンストリガ信号ＳｒおよびＳ
Ｎを受けるように接続される。イコライズ回路６１は、
ビット線ＢＬｊおよびＢＬｊ間に接続されたＮＭＯＳト
ランジスタＱ５と、ＮＭＯ３）ランジスタＱ６およびＱ
７の直列接続とを含む。これらのトランジスタのゲート
がイコライズ信号ＥＱを受けるように接続される。
シタＣｓと、スイッチングのためめＮＭＯＳトランジス
タＱｓとを含む。センスアンプ６３は、ビット線ＢＬｊ
およびＢＬｊとの間に接続されたＣＭＯＳフリップフロ
ップを含む。このＣＭＯＳフリップフロップは、ＰＭＯ
ＳトランジスタＱ３およびＱ４と、ＮＭＯ８）ランジス
タＱ１およびＱ２とによって構成される。また、このフ
リップフロップは、ＰＭＯＳトランジスタＱｓｒおよび
ＮＭＯ５）ランジスタＱＢＮを介して電源ＶＣＣおよび
接地Ｖｓｓに接続される。トランジスタＱｓＦおよびＱ
ｓｎは、各々のゲートがセンストリガ信号ＳｒおよびＳ
Ｎを受けるように接続される。イコライズ回路６１は、
ビット線ＢＬｊおよびＢＬｊ間に接続されたＮＭＯＳト
ランジスタＱ５と、ＮＭＯ３）ランジスタＱ６およびＱ
７の直列接続とを含む。これらのトランジスタのゲート
がイコライズ信号ＥＱを受けるように接続される。
Ｖａｔ発生回路６２は、ＮＭＯＳトランジスタＱｐ Ｒ
を介してトランジスタＱ６およびＱ７の接続点に接続さ
れる。Ｉ１０ゲート５７は、ビット線ＢＬｊおよびＩ１
０線間に接続されたＮＭＯＳｉフ／ンスク彎δこ、じッ
トｍＨＬｊおよび１／０線間に接続されたＮＭＯＳトラ
ンジスタＱ９とを含む。トランジスタＱ８およびＱ９は
そ・れらのゲートがカラムデコーダからの信号Ｙｊを受
けるように接続される。信号発生回路６９は、これらの
回路を制御するための制御信号ＰＲ，ＥＱ、ＳＰ、およ
びＳにを発生する。
を介してトランジスタＱ６およびＱ７の接続点に接続さ
れる。Ｉ１０ゲート５７は、ビット線ＢＬｊおよびＩ１
０線間に接続されたＮＭＯＳｉフ／ンスク彎δこ、じッ
トｍＨＬｊおよび１／０線間に接続されたＮＭＯＳトラ
ンジスタＱ９とを含む。トランジスタＱ８およびＱ９は
そ・れらのゲートがカラムデコーダからの信号Ｙｊを受
けるように接続される。信号発生回路６９は、これらの
回路を制御するための制御信号ＰＲ，ＥＱ、ＳＰ、およ
びＳにを発生する。
次に、第６Ａ図および第６Ｂ図を参照して、ＤＲＡＭの
読出動作およびリフレッシュ動作について説明する。
読出動作およびリフレッシュ動作について説明する。
まず、最初に信号発生回路６９からイコライズ信号ＥＱ
およびプリチャージ信号ＰＲが発生される。これらの信
号に応答して、トランジスタＱＰ８、Ｑ５、Ｑ６、およ
びＱ７がオンし、ビット線ＢＬｊおよびＢＬｊがイコラ
イズされてＶＢＬ（一般に電圧Ｖｃｃ／２）にもたらさ
れる。ＲＡＳ信号が立下がった後、信号ＥＱおよびＰＲ
が低レベルに変化する。これに続いて、ワード線信号Ｗ
Ｌｉが高レベルに変化し、メモリセルＭのスイッチング
トランジスタＱｓがオンする。ビット線ＢＬｊの電圧は
、メモリセルＭからの信号を受けて、その電圧がわずか
に変化する。これにより、Ｖｃｃ／２を有するビット線
ＢＬｊとビット線ＢＬｊとの間に微小な電圧差が生じる
。
およびプリチャージ信号ＰＲが発生される。これらの信
号に応答して、トランジスタＱＰ８、Ｑ５、Ｑ６、およ
びＱ７がオンし、ビット線ＢＬｊおよびＢＬｊがイコラ
イズされてＶＢＬ（一般に電圧Ｖｃｃ／２）にもたらさ
れる。ＲＡＳ信号が立下がった後、信号ＥＱおよびＰＲ
が低レベルに変化する。これに続いて、ワード線信号Ｗ
Ｌｉが高レベルに変化し、メモリセルＭのスイッチング
トランジスタＱｓがオンする。ビット線ＢＬｊの電圧は
、メモリセルＭからの信号を受けて、その電圧がわずか
に変化する。これにより、Ｖｃｃ／２を有するビット線
ＢＬｊとビット線ＢＬｊとの間に微小な電圧差が生じる
。
一方、このとき信号ＳＦおよびＳＮが変化し、センスア
ンプ６３が駆動される。これにより、ビット線間に生じ
た微小な電圧差がセンスアンプ６３により増幅される。
ンプ６３が駆動される。これにより、ビット線間に生じ
た微小な電圧差がセンスアンプ６３により増幅される。
この後、高レベルの信号Ｙｊを与えることにより、増幅
されたデータ信号がトランジスタＱ８およびＱ９を介し
てＩ１０線に与えられる。
されたデータ信号がトランジスタＱ８およびＱ９を介し
てＩ１０線に与えられる。
なお、リフレッシュ動作においては、前述のように増幅
されたデータ信号がＩ１０線に与えられることなく、再
びメモリセルのキャパシタＣｓに与えられるのみとなる
。
されたデータ信号がＩ１０線に与えられることなく、再
びメモリセルのキャパシタＣｓに与えられるのみとなる
。
第７Ａ図および第７Ｂ図は、いずれも従来のＶ［ＩＬ発
生回路の例を示す回路図である。なお、第７Ｂ図に示さ
れる回路は、１９８７年９月８日にＴａｋｅｍａｅに発
行された「しきい電圧補償を有するＦＥＴ電圧参照回路
」という名称のＵＳＰＮｏ、４，６９２，６８９に見ら
れる。
生回路の例を示す回路図である。なお、第７Ｂ図に示さ
れる回路は、１９８７年９月８日にＴａｋｅｍａｅに発
行された「しきい電圧補償を有するＦＥＴ電圧参照回路
」という名称のＵＳＰＮｏ、４，６９２，６８９に見ら
れる。
第７Ａ図を参照して、このＶａｔ発生回路６２は、電源
Ｖｃｃと接地Ｖｓｓとの間に接続された抵抗Ｒ５および
Ｒ６の直列接続を含む。抵抗Ｒ５およびＲ６の接続点か
ら一定のＶａｔが得られる。
Ｖｃｃと接地Ｖｓｓとの間に接続された抵抗Ｒ５および
Ｒ６の直列接続を含む。抵抗Ｒ５およびＲ６の接続点か
ら一定のＶａｔが得られる。
一方、第７Ｂ図を参照して、このＶＩＳＬ発生回路は、
電［ＶＣＣおよび接地Ｖｓｓの間に接続された、抵抗Ｒ
１、Ｒ２、ＮＭＯＳトランジスタＱ１２、およびＱ１３
からなる第１の直列接続と、ＰＭＯＳトランジスタＱ１
５、Ｑ１６、抵抗Ｒ３、およびＲ４からなる第２の直列
接続と、出力段回路を構成するＮＭＯ３）ランジスタＱ
ｌｌおよびＰＭＯＳ）ランジスタＱ１４からなる第３の
直列接続とを含む。トランジスタＱ１２、Ｑ１３、Ｑ１
５、およびＱ１６は、各々そのゲートがドレインに一体
接続されている。トランジスタＱｌｌは、そのゲートが
抵抗Ｒ１およびＲ２の接続点に接続される。また、トラ
ンジスタＱ１４は、そのゲートが抵抗Ｒ３およびＲ４の
接続点に接続される。
電［ＶＣＣおよび接地Ｖｓｓの間に接続された、抵抗Ｒ
１、Ｒ２、ＮＭＯＳトランジスタＱ１２、およびＱ１３
からなる第１の直列接続と、ＰＭＯＳトランジスタＱ１
５、Ｑ１６、抵抗Ｒ３、およびＲ４からなる第２の直列
接続と、出力段回路を構成するＮＭＯ３）ランジスタＱ
ｌｌおよびＰＭＯＳ）ランジスタＱ１４からなる第３の
直列接続とを含む。トランジスタＱ１２、Ｑ１３、Ｑ１
５、およびＱ１６は、各々そのゲートがドレインに一体
接続されている。トランジスタＱｌｌは、そのゲートが
抵抗Ｒ１およびＲ２の接続点に接続される。また、トラ
ンジスタＱ１４は、そのゲートが抵抗Ｒ３およびＲ４の
接続点に接続される。
トランジスタＱｌｌおよびＱ１４の接続点から、ｖｆＳ
Ｌが出力される。
Ｌが出力される。
ところで、先に述べたように、ＤＲＡＭのメモリセルは
、データ信号の電荷をストアするためのＭＯＳ構造のキ
ャパシタを備えているので、接合部におけるリークなど
による蓄積電荷の損失が生じる。ストアされたデータ信
号が失われるのを防ぐために、一定時間ごとにデータ信
号を読出し、これを増幅して再書込する、前述のような
リフレッシュ動作が不可欠である。
、データ信号の電荷をストアするためのＭＯＳ構造のキ
ャパシタを備えているので、接合部におけるリークなど
による蓄積電荷の損失が生じる。ストアされたデータ信
号が失われるのを防ぐために、一定時間ごとにデータ信
号を読出し、これを増幅して再書込する、前述のような
リフレッシュ動作が不可欠である。
このリフレッシュ方式として、現在ＲＡＳオンリーリフ
レッシュや、ＣＡＳビフォアＲＡＳリフレッシュなどが
使用されている。前者は通常の読出／書込サイクルと同
様にＲＡＳオンリーサイクルにロウアドレスを与えるも
のであり、一方、後者はＣＡＳビフォアＲＡＳの信号入
力に応答してリフレッシュモードが開始され、その後Ｒ
ＡＳ信号のトグルによりリフレッシュカウンタが順次ロ
ウアドレスを内部で発生するものである。従って、この
場合、外部からアドレス信号を与える必要がなく、オー
トリフレッシュと呼ばれる。
レッシュや、ＣＡＳビフォアＲＡＳリフレッシュなどが
使用されている。前者は通常の読出／書込サイクルと同
様にＲＡＳオンリーサイクルにロウアドレスを与えるも
のであり、一方、後者はＣＡＳビフォアＲＡＳの信号入
力に応答してリフレッシュモードが開始され、その後Ｒ
ＡＳ信号のトグルによりリフレッシュカウンタが順次ロ
ウアドレスを内部で発生するものである。従って、この
場合、外部からアドレス信号を与える必要がなく、オー
トリフレッシュと呼ばれる。
他方、外部からのクロック信号による制御を必要とする
これらのリフレッシュに加えて、内部に設けられたタイ
マおよびアドレスカウンタを利用して、自動的にリフレ
ッシュを続行する、いわゆるセルフリフレッシュモード
を有するＤＡＭが提案され実用に供されている。これに
ついては、たとえば山田能により１９８３年に発行され
た「オート／セルフリフレッシュ機能内蔵６４Ｋｂ ｉ
ｔＭＯＳダイナミックＲＡＭＪと題された論文（電子
通信学会論文誌 ８３／１ ｖｏｌ、Ｊ６６−ＣＮｏ
、 Ｉ Ｐ、６２ないし６つ）に詳しく記述されて
いる。
これらのリフレッシュに加えて、内部に設けられたタイ
マおよびアドレスカウンタを利用して、自動的にリフレ
ッシュを続行する、いわゆるセルフリフレッシュモード
を有するＤＡＭが提案され実用に供されている。これに
ついては、たとえば山田能により１９８３年に発行され
た「オート／セルフリフレッシュ機能内蔵６４Ｋｂ ｉ
ｔＭＯＳダイナミックＲＡＭＪと題された論文（電子
通信学会論文誌 ８３／１ ｖｏｌ、Ｊ６６−ＣＮｏ
、 Ｉ Ｐ、６２ないし６つ）に詳しく記述されて
いる。
ここで示されるような、セルフリフレッシュモードで動
作するＤＲＡＭの消費電流を減らすために、オートリフ
レッシュなどの通常のリフレッシュ間隔よりも長い間隔
でリフレッシュを行なうことが有効である。たとえば、
ＩＭｂｉｔのＤＲＡＭの場合、５１２リフレツシユサイ
クルを８ｍｓごとに行なうよう規定されているが、これ
をセルフリフレッシュモードにおいて１６ｍ５ごとに行
なつようタイマを設定しておけば、消費電流を減少させ
ることかできる。簡単な見積りを行なうと、電源からＤ
ＲＡＭに流入する電流ＩＣＣは、通常のＭＯＳ入力レベ
ルで約１００μＡ１リフレツシユサイクル１回につき約
３０ｍＡ／２２０ｎｓとすると、５１２サイクル／８ｍ
ｓの場合５５０μＡであり、５１２サイクル／ １６
ｍ ｓの場合は３３０μＡとなる。すなわち、１６ｍ５
ごとにリフレッシュを行なうと、約４０％の消費電流が
減少される。
作するＤＲＡＭの消費電流を減らすために、オートリフ
レッシュなどの通常のリフレッシュ間隔よりも長い間隔
でリフレッシュを行なうことが有効である。たとえば、
ＩＭｂｉｔのＤＲＡＭの場合、５１２リフレツシユサイ
クルを８ｍｓごとに行なうよう規定されているが、これ
をセルフリフレッシュモードにおいて１６ｍ５ごとに行
なつようタイマを設定しておけば、消費電流を減少させ
ることかできる。簡単な見積りを行なうと、電源からＤ
ＲＡＭに流入する電流ＩＣＣは、通常のＭＯＳ入力レベ
ルで約１００μＡ１リフレツシユサイクル１回につき約
３０ｍＡ／２２０ｎｓとすると、５１２サイクル／８ｍ
ｓの場合５５０μＡであり、５１２サイクル／ １６
ｍ ｓの場合は３３０μＡとなる。すなわち、１６ｍ５
ごとにリフレッシュを行なうと、約４０％の消費電流が
減少される。
［発明が解決しようとする課題］
このように、セルフリフレッシュモードにおいてそのリ
フレッシュ間隔を通常のリフレッシュモードより長くす
ることにより消費電流が減少されるのであるが、メモリ
セルにストアされた信号を読出すための検出マージンの
低下が生じる。
フレッシュ間隔を通常のリフレッシュモードより長くす
ることにより消費電流が減少されるのであるが、メモリ
セルにストアされた信号を読出すための検出マージンの
低下が生じる。
第８図は、メモリセルのキャパシタとビット線の電圧（
１１１子のポテンシャル）の関係を示すポテンシャル図
である。ｍ６Ａ図に示されるように、Ｎ型のメモリセル
Ｍの場合、“Ｈ“レベルのデータ信号が書込まれたキャ
パシタＣｓのストレージノードＮｓは、書込まれた直後
にあっては電源ＶＣＣレベルの電圧にもたらされる。と
ころが、ＤＲＡＭのｐ型基板とキャパシタＣｓとの接合
部でリークが生じ、基板から電子（ハツチング部）が注
入され、ノードＮｓの電位が徐々に下がりｖＨとなる。
１１１子のポテンシャル）の関係を示すポテンシャル図
である。ｍ６Ａ図に示されるように、Ｎ型のメモリセル
Ｍの場合、“Ｈ“レベルのデータ信号が書込まれたキャ
パシタＣｓのストレージノードＮｓは、書込まれた直後
にあっては電源ＶＣＣレベルの電圧にもたらされる。と
ころが、ＤＲＡＭのｐ型基板とキャパシタＣｓとの接合
部でリークが生じ、基板から電子（ハツチング部）が注
入され、ノードＮｓの電位が徐々に下がりｖＨとなる。
一方、メモリセルＭが接続されているビット線対ＢＬｊ
およびＢＬｊは１／２Ｖｅｃにプリチャージされている
。この状態でメモリセルＭのキャパシタＣｓに保持され
た電位をビット線ＢＬｊに与えると、ビット線ＢＬｊの
電位変化ΔＶｓＨ＋は１ ΔＶＳＩＩ＋ ”” （ＶＨＶＣ（／２）ｘＣｓ／ （ＣＢ ＋Ｃｓ
）・・・（１） ここで、Ｃ８：キャパシタＣ５の容量 ＣＢ ：ビット線ＢＬｊの容量となる。
およびＢＬｊは１／２Ｖｅｃにプリチャージされている
。この状態でメモリセルＭのキャパシタＣｓに保持され
た電位をビット線ＢＬｊに与えると、ビット線ＢＬｊの
電位変化ΔＶｓＨ＋は１ ΔＶＳＩＩ＋ ”” （ＶＨＶＣ（／２）ｘＣｓ／ （ＣＢ ＋Ｃｓ
）・・・（１） ここで、Ｃ８：キャパシタＣ５の容量 ＣＢ ：ビット線ＢＬｊの容量となる。
一方、Ｌ”レベルのデータ信号がメモリセルＭのキャパ
シタＣ５に書込まれたとき、ノードＮＳは、電子が飽和
した状態になり、Ｏｖにもたらされる。この電位は常に
基板から電子が供給されるので経時的な変化はない。従
って、キャパシタＣ５に書込まれた“Ｌ”レベルのデー
タ信号がビット線ＢＬｊに与えられることにより生じる
ビット線ＢＬｊの電位変化ΔＶＳＬは、 ΔＶｓ Ｌ −（Ｖｃ ｃ ／２ＸＣ８／ （ＣＢ ＋
Ｃ５）・・・（２） となる。
シタＣ５に書込まれたとき、ノードＮＳは、電子が飽和
した状態になり、Ｏｖにもたらされる。この電位は常に
基板から電子が供給されるので経時的な変化はない。従
って、キャパシタＣ５に書込まれた“Ｌ”レベルのデー
タ信号がビット線ＢＬｊに与えられることにより生じる
ビット線ＢＬｊの電位変化ΔＶＳＬは、 ΔＶｓ Ｌ −（Ｖｃ ｃ ／２ＸＣ８／ （ＣＢ ＋
Ｃ５）・・・（２） となる。
従って、“Ｈ”レベルのデータ信号が与えられたビット
線ＢＬｊの電圧変化は、“Ｌ“レベルのデータ信号が与
えられるビット線の電圧変化と比較して、 ΔＶＳＬ−Δｖ、８゜ ＝ （Ｖｃ ｃ ＶＨ）ｘＣ，／ （ＣＢ ＋Ｃ５）
・・・（３） だけ小さい。これは、ノードＮ、の電圧レベルが、ＶＣ
ＣからｖＨに変化したことにより、読出のための検出マ
ージンがＶｃ ｃ ／ ２からｖｌｌｌ□に低下したこ
とを意味する。
線ＢＬｊの電圧変化は、“Ｌ“レベルのデータ信号が与
えられるビット線の電圧変化と比較して、 ΔＶＳＬ−Δｖ、８゜ ＝ （Ｖｃ ｃ ＶＨ）ｘＣ，／ （ＣＢ ＋Ｃ５）
・・・（３） だけ小さい。これは、ノードＮ、の電圧レベルが、ＶＣ
ＣからｖＨに変化したことにより、読出のための検出マ
ージンがＶｃ ｃ ／ ２からｖｌｌｌ□に低下したこ
とを意味する。
このように、“Ｈ゛レベルデータ信号がキャパシタＣ［
１に書込まれたとき、そのストレージノ−ドＮ、の電圧
レベルは次第に低下してくるので、リフレッシュ間隔を
長く設定することがＤＲＡＭのデータ保持の信頼性を失
わせることになる。
１に書込まれたとき、そのストレージノ−ドＮ、の電圧
レベルは次第に低下してくるので、リフレッシュ間隔を
長く設定することがＤＲＡＭのデータ保持の信頼性を失
わせることになる。
この発明は、上記のような課題を解消するためになされ
たもので、周期的なリフレッシュ動作を自動的に始める
特定のリフレッシュモードにおいて、動作中の消費電流
を減らし、かつ、データ保持の高い信頼性を有するＤＲ
ＡＭを得ることを目的とする。
たもので、周期的なリフレッシュ動作を自動的に始める
特定のリフレッシュモードにおいて、動作中の消費電流
を減らし、かつ、データ保持の高い信頼性を有するＤＲ
ＡＭを得ることを目的とする。
［課題を解決するための手段］
この発明に係るＤＲＡＭは、通常の読出し、書込み、お
よびリフレッシュ動作を行なう通常モードに加えて、周
期的なリフレッシュ動作を自動的に始める特定のリフレ
ッシュモードを有し、対をなす第１および第２のビット
線と、第１のビット線に接続され、ストアされたデータ
信号の電圧レベルが接地レベルに向かって変化する傾向
を持つ容量素子を備えたメモリセルと、通常モードまた
は特定のリフレッシュモードのいずれかを選択するため
の信号を受けるモード信号入力手段と、ビット線対をプ
リチャージするために電源レベルと接地レベルとの間の
第１の電圧を発生する第１のプリチャージ電圧発生手段
と、通常モードを選択する信号に応答してビット線対を
イコライズし第１の電圧にもたらす第１のイコライズ手
段と、ビット線対をプリチャージするために第１の電圧
レベルよりも接地レベルに近い第２の電圧を発生する第
２のプリチャージ電圧発生手段と、第２のプリチャージ
電圧発生手段に接続され、特定のリフレッシュモードを
選択する信号に応答してビット線対をイコライズし第２
の電圧にもたらす第２のイコライズ手段と、アドレス信
号に応答してメモリセルの容量素子にストアされたデー
タ信号を第１のビット線に与える手段と、第１および第
２のビット線間に生じた電圧差を増幅するセンスアンプ
手段とを含む。
よびリフレッシュ動作を行なう通常モードに加えて、周
期的なリフレッシュ動作を自動的に始める特定のリフレ
ッシュモードを有し、対をなす第１および第２のビット
線と、第１のビット線に接続され、ストアされたデータ
信号の電圧レベルが接地レベルに向かって変化する傾向
を持つ容量素子を備えたメモリセルと、通常モードまた
は特定のリフレッシュモードのいずれかを選択するため
の信号を受けるモード信号入力手段と、ビット線対をプ
リチャージするために電源レベルと接地レベルとの間の
第１の電圧を発生する第１のプリチャージ電圧発生手段
と、通常モードを選択する信号に応答してビット線対を
イコライズし第１の電圧にもたらす第１のイコライズ手
段と、ビット線対をプリチャージするために第１の電圧
レベルよりも接地レベルに近い第２の電圧を発生する第
２のプリチャージ電圧発生手段と、第２のプリチャージ
電圧発生手段に接続され、特定のリフレッシュモードを
選択する信号に応答してビット線対をイコライズし第２
の電圧にもたらす第２のイコライズ手段と、アドレス信
号に応答してメモリセルの容量素子にストアされたデー
タ信号を第１のビット線に与える手段と、第１および第
２のビット線間に生じた電圧差を増幅するセンスアンプ
手段とを含む。
［作用］
この発明におけるＤＲＡＭでは、特定のリフレッシュモ
ードにおいて、まず、第２のイコライズ手段がビット線
対をイコライズし第２の電圧にもたらす。メモリセルの
容ｆｌ子にストアされたデータ信号が第１のビット線に
与えられる。このとき、容量素子にストアされたデータ
信号の電圧レベルは既に接地レベルに向かって変化して
いるが、第２のビット線が第２の電圧にもたらされてい
るので、容量素子の電圧レベルの変化によって生じるセ
ンスアンプ手段の検出マージンの低下を防ぐことができ
る。したがって、消費電流を減らすためにリフレッシュ
間隔を長く設定しても、このＤＲＡＭのデータ保持の高
い信頼性が得られる。
ードにおいて、まず、第２のイコライズ手段がビット線
対をイコライズし第２の電圧にもたらす。メモリセルの
容ｆｌ子にストアされたデータ信号が第１のビット線に
与えられる。このとき、容量素子にストアされたデータ
信号の電圧レベルは既に接地レベルに向かって変化して
いるが、第２のビット線が第２の電圧にもたらされてい
るので、容量素子の電圧レベルの変化によって生じるセ
ンスアンプ手段の検出マージンの低下を防ぐことができ
る。したがって、消費電流を減らすためにリフレッシュ
間隔を長く設定しても、このＤＲＡＭのデータ保持の高
い信頼性が得られる。
［発明の実施例］
第１図は、この発明の一実施例を示すＤＲＡＭのブロッ
ク図である。第１図を参照して、このＤＲＡＭは、第５
図に示された従来のものと比較して、新たにセルフリフ
レッシュモードを検出するためのモード検出回路１が設
けられ、その出力に改善されたｖ［ＩＬ発生回路２が接
続されている。
ク図である。第１図を参照して、このＤＲＡＭは、第５
図に示された従来のものと比較して、新たにセルフリフ
レッシュモードを検出するためのモード検出回路１が設
けられ、その出力に改善されたｖ［ＩＬ発生回路２が接
続されている。
モード検出回路１は、クロックジェネレータ５１を介し
てｉＸ下またはＣＡＳ信号または外部からセルフリフレ
ッシュ信号ＲＥＦを受けるように接続される。これらの
信号のタイミングを検出して、セルフリフレッシュモー
ドが選択されたことを示す制御信号φ１をＶＢＬ発生回
路２に与える。なお、この信号φ、は外部から端子３を
介して直接与えることも可能である。
てｉＸ下またはＣＡＳ信号または外部からセルフリフレ
ッシュ信号ＲＥＦを受けるように接続される。これらの
信号のタイミングを検出して、セルフリフレッシュモー
ドが選択されたことを示す制御信号φ１をＶＢＬ発生回
路２に与える。なお、この信号φ、は外部から端子３を
介して直接与えることも可能である。
第２Ａ図は、第１図に示されたＤＲＡＭをより詳しく説
明するために、ビット線対ＢＬｊおよびＢＬｊに接続さ
れた回路を示す回路図である。また、第２Ｂ図は、その
動作を説明するためのタイミングチャートである。第２
Ａ図および第２Ｂ図を参照して、次に動作について説明
する。
明するために、ビット線対ＢＬｊおよびＢＬｊに接続さ
れた回路を示す回路図である。また、第２Ｂ図は、その
動作を説明するためのタイミングチャートである。第２
Ａ図および第２Ｂ図を参照して、次に動作について説明
する。
まず、読出動作またはオートリフレッシュ動作のような
通常モードにおいて、このＤＲＡＭは、既に第６Ｂ図の
タイムチャートを用いて説明したのと同じ動作を行なう
。このモードにおいて、モード検出回路１が低レベルの
信号φ、を出力し、Ｖａｔ発生回路２はこの信号φ、に
応答してｖｃＣ／２の電圧を出力する。
通常モードにおいて、このＤＲＡＭは、既に第６Ｂ図の
タイムチャートを用いて説明したのと同じ動作を行なう
。このモードにおいて、モード検出回路１が低レベルの
信号φ、を出力し、Ｖａｔ発生回路２はこの信号φ、に
応答してｖｃＣ／２の電圧を出力する。
次に、セルフリフレッシュモードが選択されると、モー
ド検出回路１が高レベルの信号・φ、を出力する。Ｖａ
Ｌ発生回路２は、この信号φ、に応答してＶｃｃ／２よ
りΔＶだけ小さい電圧を出力する。これにより、セルフ
リフレッシュモードにおける検出マージンを改善するこ
とができる。
ド検出回路１が高レベルの信号・φ、を出力する。Ｖａ
Ｌ発生回路２は、この信号φ、に応答してＶｃｃ／２よ
りΔＶだけ小さい電圧を出力する。これにより、セルフ
リフレッシュモードにおける検出マージンを改善するこ
とができる。
すなわち、セルフリフレッシュモードのプリチャージレ
ベルをＶｃｃ／２−ΔＶとすると、（１）式に相当する
ビット線ＢＬｊの電圧変化ΔＶＳＨ２は、 ΔＶｓ Ｈ２＝ ＋ＶＨ（Ｖ（Ｃ−２ＸＡＶ）／２１Ｘ
Ｃ，／ （Ｃら＋Ｃｌ ・・・（４）となる。した
がって、（１）式および（４）式から、 Δｖ、、２ ａｖ、、１ 一ΔＶｘＣ，／ （Ｃ［１＋Ｃ，） ・・・
（５）となり、ビット線ＢＬｊの読出電圧が大きくなる
。
ベルをＶｃｃ／２−ΔＶとすると、（１）式に相当する
ビット線ＢＬｊの電圧変化ΔＶＳＨ２は、 ΔＶｓ Ｈ２＝ ＋ＶＨ（Ｖ（Ｃ−２ＸＡＶ）／２１Ｘ
Ｃ，／ （Ｃら＋Ｃｌ ・・・（４）となる。した
がって、（１）式および（４）式から、 Δｖ、、２ ａｖ、、１ 一ΔＶｘＣ，／ （Ｃ［１＋Ｃ，） ・・・
（５）となり、ビット線ＢＬｊの読出電圧が大きくなる
。
第２Ｃ図は、メモリセルのキャパシタとビット線の電圧
（電子のポテンシャル）の改善された関係を示すポテン
シャル図である。この図かられかるように、ビット線Ｂ
Ｌｊのプリチャージ電圧レベルがＶ。ｅ ／ ２−Δ■
に下がることにより、その電子ポテンシャルが増加する
。したがって、第８図に示された検出マージンｖｌｌｌ
ｌよりも大きな検出マージンｖ１□が得られる。
（電子のポテンシャル）の改善された関係を示すポテン
シャル図である。この図かられかるように、ビット線Ｂ
Ｌｊのプリチャージ電圧レベルがＶ。ｅ ／ ２−Δ■
に下がることにより、その電子ポテンシャルが増加する
。したがって、第８図に示された検出マージンｖｌｌｌ
ｌよりも大きな検出マージンｖ１□が得られる。
第３Ａ図ないし第３Ｅ図は、各々改善されたＶＢＬ発生
回路２の例を示す回路図である。
回路２の例を示す回路図である。
第３Ａ図を参照して、このＶＢＬ発生回路は、電源Ｖｃ
ｃと接地Ｖｓｓとの間に接続された抵抗Ｒ２１、ＮＭＯ
ＳトランジスタＱ２１、Ｑ２２、抵抗Ｒ２２、および抵
抗Ｒ２３の直列接続と、電源Ｖｃｃと接地Ｖｓｓとの間
に接続された抵抗Ｒ２４、ＰＭＯＳ）ランジスタＱ２３
、Ｑ２４、および抵抗Ｒ２５の直列接続と、電源Ｖｃｃ
と接地Ｖｓｓとの間に接続されたＮＭＯＳ）ランジスタ
Ｑ２５およびＰＭＯＳ）ランジスタＱ２６の直列接続と
を含む。抵抗Ｒ２３の両端にＮＭＯＳトランジスタＱ２
７が接続される。トランジスタＱ２７は、そのゲートが
モード検出回路１からの信号φ、を受けるように接続さ
れる。トランジスタＱ２１、Ｑ２２、Ｑ２３、およびＱ
２４は、各々そのゲートがドレインに接続されている。
ｃと接地Ｖｓｓとの間に接続された抵抗Ｒ２１、ＮＭＯ
ＳトランジスタＱ２１、Ｑ２２、抵抗Ｒ２２、および抵
抗Ｒ２３の直列接続と、電源Ｖｃｃと接地Ｖｓｓとの間
に接続された抵抗Ｒ２４、ＰＭＯＳ）ランジスタＱ２３
、Ｑ２４、および抵抗Ｒ２５の直列接続と、電源Ｖｃｃ
と接地Ｖｓｓとの間に接続されたＮＭＯＳ）ランジスタ
Ｑ２５およびＰＭＯＳ）ランジスタＱ２６の直列接続と
を含む。抵抗Ｒ２３の両端にＮＭＯＳトランジスタＱ２
７が接続される。トランジスタＱ２７は、そのゲートが
モード検出回路１からの信号φ、を受けるように接続さ
れる。トランジスタＱ２１、Ｑ２２、Ｑ２３、およびＱ
２４は、各々そのゲートがドレインに接続されている。
トランジスタＱ２５は、そのゲートが抵抗Ｒ２１とトラ
ンジスタＱ２１とが接続されたノードＮ１に接続される
。一方、トランジスタＱ２６は、そのゲートがトランジ
スタＱ２４と抵抗Ｒ２５とが接続されたノードＮ２に接
続される。トランジスタＱ２５およびＱ２６の接続点か
らｖｆＩＬが出力される。
ンジスタＱ２１とが接続されたノードＮ１に接続される
。一方、トランジスタＱ２６は、そのゲートがトランジ
スタＱ２４と抵抗Ｒ２５とが接続されたノードＮ２に接
続される。トランジスタＱ２５およびＱ２６の接続点か
らｖｆＩＬが出力される。
通常モードの動作において、トランジスタＱ２７は、モ
ード検出回路１からの低レベルの信号φ１に応答してオ
フする。したがって、ノードＮ１の電圧ＶＮＩＡは、 ＶＮ Ｉ Ａ −（Ｗｅｅ（Ｒ２＋Ｒ３） ＋（Ｖｔｌ
＋Ｖｔ２）Ｒ１） ／（Ｒ１＋Ｒ２＋Ｒ３）
・・・（６）となる。同様に、ノードＮ２の電圧
ｖ闘２は、ＶＮ ２ ＝（Ｖｃｃ−Ｖｔ３−Ｖｔ４）
Ｒ５／ （Ｒ４＋Ｒ５）となる。ここで、Ｖｔｌ、Ｖｔ
２、Ｖｔ３、およびＶ ｔ ４ ｇｅｔ、各々トランジ
スタＱ２１、Ｑ２２、Ｑ２３、およびＱ２４のしきい電
圧を示す。したがって、トランジスタＱ２５およびＱ２
６は、各々のゲートに与えられた電圧ＶＮ、＾およびＶ
Ｎ２に応答してオン状態にもたらされる。これにより、
Ｖ［ＩＬ（すなわち、Ｖｃｃ／２）が出力サレる。
ード検出回路１からの低レベルの信号φ１に応答してオ
フする。したがって、ノードＮ１の電圧ＶＮＩＡは、 ＶＮ Ｉ Ａ −（Ｗｅｅ（Ｒ２＋Ｒ３） ＋（Ｖｔｌ
＋Ｖｔ２）Ｒ１） ／（Ｒ１＋Ｒ２＋Ｒ３）
・・・（６）となる。同様に、ノードＮ２の電圧
ｖ闘２は、ＶＮ ２ ＝（Ｖｃｃ−Ｖｔ３−Ｖｔ４）
Ｒ５／ （Ｒ４＋Ｒ５）となる。ここで、Ｖｔｌ、Ｖｔ
２、Ｖｔ３、およびＶ ｔ ４ ｇｅｔ、各々トランジ
スタＱ２１、Ｑ２２、Ｑ２３、およびＱ２４のしきい電
圧を示す。したがって、トランジスタＱ２５およびＱ２
６は、各々のゲートに与えられた電圧ＶＮ、＾およびＶ
Ｎ２に応答してオン状態にもたらされる。これにより、
Ｖ［ＩＬ（すなわち、Ｖｃｃ／２）が出力サレる。
一方、セルフリフレッシュ−モードの動作において、ト
ランジスタＱ２７は、高レベルの信号φ、に応答してオ
ンする。したがって、ノードＮ１の電圧ＶＮ ＋ ［Ｓ
は、 ＶＮ ＋ ａ −ｌＶｃｅ１？２＋（Ｖｔｌ＋Ｖｔ２）
Ｒ１） ／ （Ｒ１＋Ｒ２）・・・ （８） となる。トランジスタＱ２５は、この電圧ｖＮ。
ランジスタＱ２７は、高レベルの信号φ、に応答してオ
ンする。したがって、ノードＮ１の電圧ＶＮ ＋ ［Ｓ
は、 ＶＮ ＋ ａ −ｌＶｃｅ１？２＋（Ｖｔｌ＋Ｖｔ２）
Ｒ１） ／ （Ｒ１＋Ｒ２）・・・ （８） となる。トランジスタＱ２５は、この電圧ｖＮ。
Ｂを受け、そのオン状態が弱められる。これにより、Ｖ
ａｔは、通常モードの場合と比較して、ΔＶだけ減じら
れる。
ａｔは、通常モードの場合と比較して、ΔＶだけ減じら
れる。
他方、第３Ｂ図ないし第３Ｅ図を参照して、各々のＶａ
Ｌ発生回路は、電源Ｖｃｃと接地との間に直列に接続さ
れた抵抗Ｒ５、Ｒ６、およびＲ７を含む。第３Ｂ図に示
された回路では、抵抗Ｒ７の両端にＮＭＯＳトランジス
タＱ２７−が接続される。トランジスタＱ２７はそのゲ
ートが信号φ。
Ｌ発生回路は、電源Ｖｃｃと接地との間に直列に接続さ
れた抵抗Ｒ５、Ｒ６、およびＲ７を含む。第３Ｂ図に示
された回路では、抵抗Ｒ７の両端にＮＭＯＳトランジス
タＱ２７−が接続される。トランジスタＱ２７はそのゲ
ートが信号φ。
を受けるように接続される。また、第３Ｃ図に示された
回路では、抵抗Ｒ５の両端にＱＭＯＳトランジスタＱ２
ｇが接続される。トランジスタＱ２８はそのゲートが信
号φ、を受けるように接続される。
回路では、抵抗Ｒ５の両端にＱＭＯＳトランジスタＱ２
ｇが接続される。トランジスタＱ２８はそのゲートが信
号φ、を受けるように接続される。
第３Ｄ図に示される回路では、抵抗Ｒ７の両端にＰＭＯ
８）ランジスタＱ２９が接続される。トランジスタＱ２
９はそのゲートが反転された信号φ、を受けるように接
続される。さらに、第３Ｅ図に示された回路では、抵抗
Ｒ５の両端にＮＭＯＳトランジスタＱ３０が接続される
。トランジスタＱ３０はそのゲートが反転された信号φ
１を受けるように接続される。
８）ランジスタＱ２９が接続される。トランジスタＱ２
９はそのゲートが反転された信号φ、を受けるように接
続される。さらに、第３Ｅ図に示された回路では、抵抗
Ｒ５の両端にＮＭＯＳトランジスタＱ３０が接続される
。トランジスタＱ３０はそのゲートが反転された信号φ
１を受けるように接続される。
第４Ａ図は、モード検出回路１の一例を示すブロック図
である。また、第４Ｂ図は、その動作を説明するための
タイミングチャートである。第４Ａ図を参照して、この
モード検出回路１は、外部からのリフレッシュ制御信号
ＲＥＦを受けるように接続されたリフレッシュ制御回路
１２と、タイマ１１とを含む。リフレッシュ制御回路１
２は、正τ１信号をクロックジェネレータ５１を介して
受けるように接続される。
である。また、第４Ｂ図は、その動作を説明するための
タイミングチャートである。第４Ａ図を参照して、この
モード検出回路１は、外部からのリフレッシュ制御信号
ＲＥＦを受けるように接続されたリフレッシュ制御回路
１２と、タイマ１１とを含む。リフレッシュ制御回路１
２は、正τ１信号をクロックジェネレータ５１を介して
受けるように接続される。
動作において、ＲＡＳ信号が高レベルに変化した後、時
刻ＳＯにおいてＲＥＦ信号が低レベルに変化する。タイ
マ１１は、時刻Ｓ１から動作を開始する。リフレッシュ
制御回路１２は、タイマ１１の設定時間を越えて低レベ
ルのＲＥＦ信号が与えられていることを検出して、高レ
ベルの信号φ、を出力する。なお、ＲＡＳ信号の代わり
にＣＡＳ信号を用いることも可能である。
刻ＳＯにおいてＲＥＦ信号が低レベルに変化する。タイ
マ１１は、時刻Ｓ１から動作を開始する。リフレッシュ
制御回路１２は、タイマ１１の設定時間を越えて低レベ
ルのＲＥＦ信号が与えられていることを検出して、高レ
ベルの信号φ、を出力する。なお、ＲＡＳ信号の代わり
にＣＡＳ信号を用いることも可能である。
なお、以上の実施例ではセリフリフレッシュモードを有
するＤＲＡＭにこの発明が適用される場合について説明
されたが、この発明は、一般に、周期的なリフレッシュ
動作を自動的に始める機能を有するＤＲＡＭに適用する
ことができる。
するＤＲＡＭにこの発明が適用される場合について説明
されたが、この発明は、一般に、周期的なリフレッシュ
動作を自動的に始める機能を有するＤＲＡＭに適用する
ことができる。
［発明の効果］
以上のように、この発明によれば、特定のリフレッシュ
モードにおいてビット線対を通常のプリチャージレベル
よりも接地レベルに近いレベルにもたらすイコライズ手
段を新たに設けたので、センスアンプ手段の検出マージ
ンを改善することができる。これにより、特定のリフレ
ッシュモードのリフレッシュ間隔を広くすることができ
、消費電流を減らすこともできる。
モードにおいてビット線対を通常のプリチャージレベル
よりも接地レベルに近いレベルにもたらすイコライズ手
段を新たに設けたので、センスアンプ手段の検出マージ
ンを改善することができる。これにより、特定のリフレ
ッシュモードのリフレッシュ間隔を広くすることができ
、消費電流を減らすこともできる。
第１図は、この発明の一実施例を示すＤＲＡＭのブロッ
ク図である。第２Ａ図は、第１図に示したＤＲＡＭをよ
り詳細に示す、ビット線対に接続された回路の回路図で
ある。第２Ｂ図は、第２Ａ図に示された回路の動作を説
明するためのタイミング図である。第２Ｃ図は、第２Ａ
図に示されたメモリセルのキャパシタとビット線の電圧
の関係を示すポテンシャル図である。第３Ａ図ないし第
３Ｅ図は、各々第１図に示した改善されたｖ［ＩＬ発生
回路の例を示す回路図である。第４Ａ図は、第１図に示
したモード検出回路の一例を示すブロック図である。第
４Ｂ図は、第４Ａ図に示されたモード検出回路の動作を
説明するためのタイミングチャートである。第５図は、
従来のＤＲＡＭの一例を示すブロック図である。第６Ａ
図は、ビット線対に接続された従来の回路を示す回路図
である。第６Ｂ図は、第６Ａ図に示された回路の動作を
説明するためのタイミングチャートである。第７Ａ図お
よび第７Ｂ図は、各々従来のＶ［ＩＬ発生回路の例を示
す回路図である。第８図は、第６Ａ図に示されたメモリ
セルのキャパシタとビット線の電圧の関係を示すポテン
シャル図である。 図において、１はモード検出回路、２はｖａＬ発生回路
、１１はタイマ、１２はリフレッシュ制御回路である。 なお、図中、同一符号は同一または相当部分を示す。
ク図である。第２Ａ図は、第１図に示したＤＲＡＭをよ
り詳細に示す、ビット線対に接続された回路の回路図で
ある。第２Ｂ図は、第２Ａ図に示された回路の動作を説
明するためのタイミング図である。第２Ｃ図は、第２Ａ
図に示されたメモリセルのキャパシタとビット線の電圧
の関係を示すポテンシャル図である。第３Ａ図ないし第
３Ｅ図は、各々第１図に示した改善されたｖ［ＩＬ発生
回路の例を示す回路図である。第４Ａ図は、第１図に示
したモード検出回路の一例を示すブロック図である。第
４Ｂ図は、第４Ａ図に示されたモード検出回路の動作を
説明するためのタイミングチャートである。第５図は、
従来のＤＲＡＭの一例を示すブロック図である。第６Ａ
図は、ビット線対に接続された従来の回路を示す回路図
である。第６Ｂ図は、第６Ａ図に示された回路の動作を
説明するためのタイミングチャートである。第７Ａ図お
よび第７Ｂ図は、各々従来のＶ［ＩＬ発生回路の例を示
す回路図である。第８図は、第６Ａ図に示されたメモリ
セルのキャパシタとビット線の電圧の関係を示すポテン
シャル図である。 図において、１はモード検出回路、２はｖａＬ発生回路
、１１はタイマ、１２はリフレッシュ制御回路である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 通常の読出、書込、およびリフレッシュ動作を行なう通
常モードに加えて、周期的なリフレッシュ動作を自動的
に始める特定のリフレッシュモードを有するダイナミッ
クランダムアクセスメモリ装置であって、 対をなす第１および第２のビット線と、 前記第１のビット線に接続された少なくとも１つのメモ
リセルとを含み、 前記メモリセルはデータ信号をストアするための容量素
子を備え、 前記容量素子は、ストアされたデータ信号の電圧レベル
が接地レベルに向かって変化する傾向を有し、 外部から前記通常モードまたは特定のリフレッシュモー
ドのいずれかを選択するための信号を受けるモード信号
入力手段と、 前記第１および第２のビット線対をプリチャージするた
めに、電源レベルと接地レベルとの間の第１の電圧を発
生する第１のプリチャージ電圧発生手段と、 前記第１のプリチャージ電圧発生手段に接続され、前記
モード信号入力手段に与えられた前記通常モードを選択
する信号に応答して、前記ビット線対をイコライズし、
前記第１の電圧にもたらす第１のイコライズ手段と、 前記第１および第２のビット線対をプリチャージするた
めに、前記第１の電圧レベルよりも接地レベルに近い第
２の電圧を発生する第２のプリチャージ電圧発生手段と
、 前記第２のプリチャージ電圧発生手段に接続され、前記
モード信号入力手段に与えられた前記特定のリフレッシ
ュモードを選択する信号に応答して、前記ビット線対を
イコライズし、前記第２の電圧にもたらす第２のイコラ
イズ手段と、 前記メモリセルを指定するためのアドレス信号を受ける
手段と、 前記アドレス信号を受ける手段に与えられたアドレス信
号に応答して、前記メモリセルの前記容量素子にストア
されたデータ信号を前記第１のビット線に与える手段と
、 前記第１および第２のビット線間に接続され、前記第１
および第２のビット線間に生じた電圧差を増幅するセン
スアンプ手段とを含む、ダイナミックランダムアクセス
メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179890A JPH0229989A (ja) | 1988-07-19 | 1988-07-19 | ダイナミックランダムアクセスメモリ装置 |
| US07/337,976 US4943960A (en) | 1988-07-19 | 1989-04-14 | Self-refreshing of dynamic random access memory device and operating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179890A JPH0229989A (ja) | 1988-07-19 | 1988-07-19 | ダイナミックランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229989A true JPH0229989A (ja) | 1990-01-31 |
Family
ID=16073689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179890A Pending JPH0229989A (ja) | 1988-07-19 | 1988-07-19 | ダイナミックランダムアクセスメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4943960A (ja) |
| JP (1) | JPH0229989A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03232187A (ja) * | 1990-02-06 | 1991-10-16 | Nec Corp | ダイナミック型半導体記憶装置 |
| JPH05210975A (ja) * | 1992-01-30 | 1993-08-20 | Nec Corp | ダイナミックｒａｍ |
| KR100396704B1 (ko) * | 2001-05-15 | 2003-09-02 | 주식회사 하이닉스반도체 | 비트라인 프리차지 회로 |
| JP2004071144A (ja) * | 2002-08-06 | 2004-03-04 | Samsung Electronics Co Ltd | 半導体メモリ装置のビットラインプリチャージ回路 |
| US6842388B2 (en) | 2001-11-20 | 2005-01-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with bit line precharge voltage generating circuit |
| KR100483003B1 (ko) * | 2002-07-27 | 2005-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100480901B1 (ko) * | 1998-03-03 | 2005-07-18 | 주식회사 하이닉스반도체 | 반도체메모리의리프레쉬제어회로 |
| KR100524059B1 (ko) * | 1998-10-01 | 2005-12-21 | 삼성전자주식회사 | 컴퓨터의 에스.티.알. 기능 지원장치 |
| US7097808B1 (en) | 1999-05-07 | 2006-08-29 | Kabushiki Kaisha Toshiba | Automatic analyzer |
| US8355289B2 (en) | 2008-08-28 | 2013-01-15 | Elpida Memory, Inc. | Memory device, semiconductor memory device and control method thereof |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5687109A (en) * | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US5297097A (en) * | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| JP2614514B2 (ja) * | 1989-05-19 | 1997-05-28 | 三菱電機株式会社 | ダイナミック・ランダム・アクセス・メモリ |
| JPH03254497A (ja) * | 1990-03-05 | 1991-11-13 | Mitsubishi Electric Corp | マイクロコンピュータ |
| GB9007789D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Method for dram sensing current control |
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| JPH0821607B2 (ja) * | 1990-05-11 | 1996-03-04 | 株式会社東芝 | ダイナミック記憶装置およびそのバーンイン方法 |
| JP3225531B2 (ja) * | 1990-05-15 | 2001-11-05 | セイコーエプソン株式会社 | メモリカード |
| JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| JPH04186593A (ja) * | 1990-11-21 | 1992-07-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5270967A (en) * | 1991-01-16 | 1993-12-14 | National Semiconductor Corporation | Refreshing ferroelectric capacitors |
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2773465B2 (ja) * | 1991-06-06 | 1998-07-09 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
| JP2794138B2 (ja) * | 1991-08-13 | 1998-09-03 | 三菱電機株式会社 | 半導体記憶装置 |
| US5337270A (en) * | 1991-08-26 | 1994-08-09 | Nec Corporation | Semiconductor dynamic memory |
| US5781784A (en) * | 1992-07-09 | 1998-07-14 | Zilog, Inc. | Dynamic power management of solid state memories |
| US5379400A (en) * | 1992-08-07 | 1995-01-03 | International Business Machines Corp. | Method and system for determining memory refresh rate |
| US5339274A (en) * | 1992-10-30 | 1994-08-16 | International Business Machines Corporation | Variable bitline precharge voltage sensing technique for DRAM structures |
| US5594699A (en) * | 1993-09-20 | 1997-01-14 | Fujitsu Limited | DRAM with reduced electric power consumption |
| JPH07192461A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 半導体記憶装置 |
| JP3759758B2 (ja) * | 1994-02-03 | 2006-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5432747A (en) * | 1994-09-14 | 1995-07-11 | Unisys Corporation | Self-timing clock generator for precharged synchronous SRAM |
| JP3723615B2 (ja) * | 1995-01-06 | 2005-12-07 | 株式会社ルネサステクノロジ | ダイナミック型半導体記憶装置 |
| KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
| US5717644A (en) * | 1996-10-09 | 1998-02-10 | International Business Machines Corporation | Apparatus for varying the refresh rate for a DRAM in response to variation in operating voltages and method thereof |
| US5712825A (en) * | 1996-10-09 | 1998-01-27 | International Business Machines Corporation | Maintaining data integrity in DRAM while varying operating voltages |
| KR100276386B1 (ko) * | 1997-12-06 | 2001-01-15 | 윤종용 | 반도체메모리장치의리프레시방법및회로 |
| JPH11345486A (ja) * | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
| US6021076A (en) * | 1998-07-16 | 2000-02-01 | Rambus Inc | Apparatus and method for thermal regulation in memory subsystems |
| KR100334868B1 (ko) * | 1998-12-30 | 2002-10-19 | 주식회사 하이닉스반도체 | 리프레쉬커맨드의제어를받는고전압발생장치 |
| KR100355226B1 (ko) * | 1999-01-12 | 2002-10-11 | 삼성전자 주식회사 | 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치 |
| KR100317319B1 (ko) * | 1999-05-19 | 2001-12-22 | 김영환 | 메모리 소자의 저전력 구동 회로 |
| US6219294B1 (en) | 2000-01-13 | 2001-04-17 | Micron Technology, Inc. | Multiplexed noisy-quiet power busing for improved area efficiencies and pause performance in DRAM memories |
| EP1324491A4 (en) * | 2000-08-04 | 2008-05-14 | Nec Electronics Corp | TIMER SWITCHING AND SEMICONDUCTOR MEMORY WITH TEMPERATURE SWITCHING |
| EP1331642A4 (en) * | 2000-08-31 | 2008-03-19 | Nec Electronics Corp | SEMICONDUCTOR MEMORY COMPONENT, TEST METHOD AND TESTING |
| US6950359B2 (en) | 2002-10-16 | 2005-09-27 | Qualcomm Inc. | Memory bit line leakage repair |
| MXPA05010357A (es) * | 2003-03-28 | 2005-12-14 | Qualcomm Inc | Reparacion de fuga de linea de bit de memoria. |
| US7107390B2 (en) * | 2003-10-08 | 2006-09-12 | Micron Technology, Inc. | Parity-scanning and refresh in dynamic memory devices |
| US6903994B1 (en) * | 2003-11-14 | 2005-06-07 | Micron Technology, Inc. | Device, system and method for reducing power in a memory device during standby modes |
| US6992917B2 (en) * | 2003-12-15 | 2006-01-31 | International Business Machines Corporation | Integrated circuit with reduced body effect sensitivity |
| US6914841B1 (en) | 2004-01-30 | 2005-07-05 | Infineon Technologies Ag | System and method for refreshing a dynamic memory device |
| KR100702124B1 (ko) * | 2005-04-01 | 2007-03-30 | 주식회사 하이닉스반도체 | 내부전압 공급회로 |
| JP4927356B2 (ja) * | 2005-07-11 | 2012-05-09 | エルピーダメモリ株式会社 | 半導体装置 |
| KR100689863B1 (ko) * | 2005-12-22 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치 및 그에 따른 방법 |
| DE102006062666A1 (de) | 2006-12-29 | 2008-07-03 | Samsung Electronics Co., Ltd., Suwon | Halbleiterspeicherbauelement und Zugriffs- und Auffrischungsverfahren |
| JP5082727B2 (ja) * | 2007-09-28 | 2012-11-28 | ソニー株式会社 | 記憶制御装置、記憶制御方法およびコンピュータプログラム |
| JP2012123893A (ja) * | 2010-11-19 | 2012-06-28 | Elpida Memory Inc | 半導体装置 |
| US20170148503A1 (en) * | 2015-11-23 | 2017-05-25 | Nanya Technology Corporation | Dynamic random access memory circuit and voltage controlling method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4397003A (en) * | 1980-06-02 | 1983-08-02 | Mostek Corporation | Dynamic random access memory |
| JPS6055593A (ja) * | 1983-09-06 | 1985-03-30 | Nec Corp | 擬似スタティックメモリ |
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPS6079593A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体集積回路システム |
| JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
| JPH0766660B2 (ja) * | 1985-03-25 | 1995-07-19 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
-
1988
- 1988-07-19 JP JP63179890A patent/JPH0229989A/ja active Pending
-
1989
- 1989-04-14 US US07/337,976 patent/US4943960A/en not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03232187A (ja) * | 1990-02-06 | 1991-10-16 | Nec Corp | ダイナミック型半導体記憶装置 |
| JPH05210975A (ja) * | 1992-01-30 | 1993-08-20 | Nec Corp | ダイナミックｒａｍ |
| KR100480901B1 (ko) * | 1998-03-03 | 2005-07-18 | 주식회사 하이닉스반도체 | 반도체메모리의리프레쉬제어회로 |
| KR100524059B1 (ko) * | 1998-10-01 | 2005-12-21 | 삼성전자주식회사 | 컴퓨터의 에스.티.알. 기능 지원장치 |
| US7097808B1 (en) | 1999-05-07 | 2006-08-29 | Kabushiki Kaisha Toshiba | Automatic analyzer |
| KR100396704B1 (ko) * | 2001-05-15 | 2003-09-02 | 주식회사 하이닉스반도체 | 비트라인 프리차지 회로 |
| US6842388B2 (en) | 2001-11-20 | 2005-01-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with bit line precharge voltage generating circuit |
| KR100498218B1 (ko) * | 2001-11-20 | 2005-07-01 | 마쯔시다덴기산교 가부시키가이샤 | 반도체 기억 장치 |
| KR100483003B1 (ko) * | 2002-07-27 | 2005-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2004071144A (ja) * | 2002-08-06 | 2004-03-04 | Samsung Electronics Co Ltd | 半導体メモリ装置のビットラインプリチャージ回路 |
| US8355289B2 (en) | 2008-08-28 | 2013-01-15 | Elpida Memory, Inc. | Memory device, semiconductor memory device and control method thereof |
| US8477552B2 (en) | 2008-08-28 | 2013-07-02 | Elpida Memory, Inc. | Memory device, semiconductor memory device and control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US4943960A (en) | 1990-07-24 |
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