JPH023151A - ダイナミック・ランダム・アクセス・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ ＤＲＡＭ装置、特に、外部からロウアクセス選択信号Ｒ
ＡＳおよびコラムアクセス選択信号ＣＡＳを所定のタイ
ミングで印加し、それに基づき該ＤＲＡＭ装置における
リフレッシュの制御を行うようにした技術に関し、 メモリが長時間アクセスされない場合の外部からのリフ
レッシュ制御を簡単化することを目的とし、 外部からコラムアクセス選択信号およびロウアクセス選
択信号がそれぞれ所定のタイミングで入力された時に所
定レベルの検出信号を出力し、その後内部で生成された
リフレッシュ要求信号に応答して内部ロウアクセス選択
信号および内部コラムアクセス選択信号を出力する制御
回路と、メモリ・セル・アレイと、前記内部ロウアクセ
ス選択信号および内部コラムアクセス選択信号に応答し
て前記メモリ・セル・アレイに対しアクセスを行う周辺
回路と、所定の周期でパルスを発振する回路と、該発振
されたパルスを前記検出信号に応答して計数し、該検出
信号が前記所定レベルになった時点から第１の所定時間
（最初のリフレッシュを行うまでの時間）経過した時点
で第１の信号を出力し、その後該検出信号が該所定レベ
ルから逸脱する時点まで第２の所定時間（リフレッシュ
を行う周期）毎に第２の信号を出力する回路と、前記検
出信号が前記所定レベルにある時に前記第１または第２
の信号に応答して前記リフレッシュ要求信号を発生する
回路とを具備するよう構成する。

〔産業上の利用分野〕

本発明は、ダイナミック・ランダム・アクセス・メモリ
装置（以下、ＤＲＡＭ装置と称する）に関し、特に、外
部からロウアクセス選択信号祁およびコラムアクセス選
択信号ＣＡＳを所定のタイミング（例えばＣＡＳ　ｂｅ
ｆｏｒｅ　ＲＡＳ、いわゆるＣＢＲ方式）で印加し、そ
れに基づき該ＤＲＡＭ装置におけるリフレッシュの制御
を行うようにした技術に関する。

〔従来の技術、および発明が解決しようとする課題〕

ＤＲＡＭ装置においては、メモリに対するアクセスの有
無にかかわらず、メモリセルに書込まれたデータを保持
するために一定時間毎に必ず１回は該データのリフレッ
シュを行う必要がある。

ＣＢＲ方式を用いてリフレッシュを行う場合、まずロー
・アクティブのコラムアクセス選択信号ＣＡＳのレベル
を所定のタイミングで立下げてコラムデコーダ等の周辺
回路を有効にし、次いでロー。

アクティブのロウアクセス選択信号ＲＡＳのレベルを立
下げてロウデコーダ等の周辺回路を有効にし、それによ
ってセルアレイ内のセルに対しワード線単位で順次リフ
レッシュを行い、該リフレッシュが終了する時点を見計
らって信号ＲＡＳおよびＣＡＳのレベルを立上げるよう
になっている。つまり、所定の時点で信号ＣＡＳおよび
ＲＡＳのレベルをＣＢＲ方式で立下げ、一定時間後に該
信号のレベルを立上げることにより、リフレッシュ制御
が行われるようになっている。

このようなリフレッシュ制御は、メモリを長時間アクセ
スしない場合にも当然必要であり、しかもその場合、一
定時間毎に外部から所定のタイミングで信号ＣＡＳおよ
び耶のレベルを立下げたり、あるいは立上げたりする必
要がある。これは、該信号を供給する側の装置、例えば
ＣＰＵ、から見た場合、リフレッシュ制御が煩雑になる
ことを意味し、ひいては該装置の構成が複雑化すること
にもなるので、好ましいとは言えない。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、メモリが長時間アクセスされない場合の外部
からのリフレッシュ制御を簡単化することができるＤＲ
ＡＭ装置を提供することを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題は、所定のタイミングで
コラムアクセス選択信号耶およびロウアクセス選択信号
ＲＡＳをいったん印加した後は、該タイミングに基づく
制御信号を所定レベルに保持するだけで、メモリ内部で
自動的にリフレッシュ（セルフ・リフレッシュ）が行わ
れるように回路構成を工夫することにより、解決される
。

従って、本発明によるＤＲＡＭ装置は、第１図（ａ）の
ブロック構成図に示されるように、外部から所定レベル
のコラムアクセス選択信号ＣＡＳおよびロウアクセス選
択信号ＲＡＳがそれぞれ所定のタイミング（ＣＢＲ方式
）で入力された時に所定レベルの検出信号Ｃ０を出力し
、その後内部で生成されたリフレッシュ要求信号Ｃ：ｌ
に応答して所定レベルの内部ロウアクセス選択信号■肩
および内部コラムアクセス選択信号面を出力する制御回
路１と、メモリ・セル・アレイ２と、前記内部ロウアク
セス選択信号および内部コラムアクセス選択信号に応答
して前記メモリ・セル・アレイに対しアクセスを行う周
辺回路３と、所定の周期でパルスＰを発振する回路４と
、該発振されたパルスを前記検出信号に応答して計数し
、該検出信号が前記所定レベルになった時点から第１の
所定時間１＋経過した時点で第１の信号Ｃ１を出力し、
その後該検出信号が該所定レベルから逸脱する時点まで
第２の所定時間ｔ２毎に第２の信号Ｃ２を出力する回路
５と、前記検出信号が前記所定レベルにある時に前記第
１または第２の信号に応答して前記リフレッシュ要求信
号を発生する回路６とを具備している。

ここで、第１の所定時間は前記検出信号が前記所定レベ
ルになった時点から最初のリフレッシュを行うまでの時
間に設定され、前記第２の所定時間はリフレッシュを行
う周期に設定されている。

〔作　用〕

上述した構成によれば、第１図（ｂ）のタイミング図に
示されるように、コラムアクセス選択信号ＣＡＳおよび
ロウアクセス選択信号］口が所定のタイミングで所定レ
ベル（図示の例では“Ｌ”レベル）に変化すると所定レ
ベル（図示の例では“Ｈ”レベル）の検出信号Ｃ０が出
力され、この検出信号に応答して時間計測回路５は発振
回路４のパルスを計数し始め、第１の所定時間ｔ１経過
した時点で第１の信号Ｃ，を出力する。リフレッシュ要
求信号発生回路６は、この第１の信号Ｃ１に応答してリ
フレッシュ要求信号Ｃ３を出力する（１回目のリフレッ
シュ）。この１回目のリフレッシュが行われた後は、検
出信号Ｃ０が“Ｈ”レベルにある限り第２の所定時間ｔ
２毎に第２の信号Ｃ２が出力され、それによってリフレ
ッシュ要求信号Ｃ１が出力される。

つまり、外部からコラムアクセス選択信号ＣＡＳおよび
ロウアクセス選択信号■を所定のタイミングでいったん
印加した後は、該タイミングに基づく検出信号Ｃ０を所
定レベルに保持し、リフレッシュ要求信号Ｃ３によって
内部ロウアクセス選択信号面と内部コラムアクセス選択
信号ＣＡＳｏを制御し、それによって、外部からコラム
アクセス選択信号ＣＡＳおよびロウアクセス選択信号Ｒ
ＡＳが所定のタイミングで入力された場合と同じ状態を
内部的に作り出し、セルフ・リフレッシュを行うように
なっている。

従って、仮にメモリが長時間アクセスされない場合に、
外部から一定時間毎にその都度リフレッシュのための信
号印加を行う必要がないので、外部からのリフレッシュ
制御が簡単化される。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明の一実施例としてのＤＲＡＭ装置の構
成がブロック的に示される。

同図において、１０は複数のワード線およびビット線の
交差部にそれぞれダイナミック型メモリ・セル、例えば
１トランジスタ・１キヤパシタ型のセル、が配設されて
なる通常のメモリ・セル・アレイ、１１は外部からのア
ドレス信号ＡＤＤのバッファリングを行うアドレス・バ
ッファ、１２はＣＢＲ検出信号φ、（後述）に応答して
アドレス・バッファ１１からの出力アドレスまたはリフ
レッシュ用アドレス・カウンタ２０からの出力アドレス
のいずれかを選択するアドレス・セレクタ、１３はアド
レス。

バッファ１１を介して入力されるコラム・アドレスを内
部コラムアクセス選択信号φ７（後述）に応答してデコ
ードするコラム・デコーダ、１４はアドレス・セレクタ
１２を通して入力されるロウ・アドレスを予めデコード
するブリ・ロウ・デコーダ、１５はブリ・ロウ・デコー
ドに基づくロウ・アドレスを内部ロウアクセス選択信号
φ６（後述）に応答してデコードするロウ・デコーダ、
１６は内部ロウアクセス選択信号φ、に応答して動作す
るセンス・アンプおよび入出力（Ｉｌｏ）ゲート、をそ
れぞれ示す。

２１は基板電位発生回路であって、基板を所定の電位に
バイアスするためにＤＲＡＭには通常設けられているも
ので、所定の周期でパルス信号を発生する（出力信号を
φ１とする）。２２は該パルス信号φ１の波形を矩形状
に整形する波形整形回路を示し、その出力信号をφ２と
する。

２３はカウンタを示し、ＣＢＲ検出検出信号炉所定レベ
ル（本実施例では“■”レベル）にある時にイネーブル
状態となり、波形整形回路を介して入力されるパルス信
号φ２を分周する。カウンタ２３は、タイマとして機能
し、該カウンタのビット数で決まる所定時間が経過した
時点で“Ｌ”レベルの信号φ、（下位ビット・カウンタ
出力信号）または°Ｌ”レベルの信号φ４（上位ビット
・カウンタ出力信号）を出力する。この場合の所定時間
は、上位ビット・カウンタ出力信号φ４については、Ｃ
ＢＲ検出検出信号炉“Ｌ”レベルから“Ｈ”レベルに変
化した時点から最初のリフレッシュを行うまでの時間に
設定されており、一方、下位ビット・カウンタ出力信号
φ、については、リフレッシュを行う周期に設定されて
いる。

上位ビット・カウンタ出力信号φ４と下位ビット・カウ
ンタ出力信号φ、の出力の切換えは、アンドゲート２４
の出力信号φ、２によって行われる。

このアンドゲート２４は、ＣＢＲ検出検出信号炉８びカ
ウンタ出力選択信号φ、（後述）に応答して信号φ、２
（上位ビット・カウンタ・イネーブル信号）を出力する
もので、本実施例では信号φ、２が“Ｈ”レベルの時に
上位ビット・カウンタ出力信号φ４が出力され、一方、
ＣＢＲ検出検出信号炉°Ｈ”レベルで且つカウンタ出力
選択信号φ、が“Ｌ”レベルの時に下位ビット・カウン
タ出力信号φ、が出力されるようになっている。

２５はリフレッシュ要求信号発生回路であって、ＣＢＲ
検出信号φ会が“■”レベルにある時に、波形整形回路
を介して入力されるパルス信号φ２に基づき、上位ビッ
ト・カウンタ出力信号φ４または下位ビット・カウンタ
出力信号φ、に応答してリフレッシュ要求信号φ、を出
力する機能を有している。また、前述のカウンタ出力選
択信号φ。

は、ＣＢＲ検出検出信号炉８し”レベルに変化した時に
“ＩＩ”レベルとなり、カウンタ２３から“Ｌルベルの
上位ビット・カウンタ出力信号φ４が出力された時に“
Ｌ″レベルなる。

２６はアーとりであって、ロー・アクティブのロウアク
セス選択信号■とリフレッシュ要求信号φ１１と内部Ｒ
ＡＳ　、　ＣＡＳ発生回路２７（後述）から出力される
ロー・アクティブの内部ロウアクセス選択信号φ４とに
応答してアービタ出力信号φ、を出力する。このアービ
タ２６は主な機能として、セルフ・リフレッシュ動作を
リセットする際（具体的にはロウアクセス選択信号弁を
“ＩＩ”レベルに立上げた時）に起こり得る誤動作の可
能性を排除する機能を有している。

内部ＲＡＳ　、　ＣＡＳ発生回路２７は、ロウアクセス
選択信号ＲＡＳとロー・アクティブのコラムアクセス選
択信号ＣＡＳとリフレッシュ要求信号φ、とアービタ出
力信号φ５とアクティブ・タイムアウト信号φ、。とに
応答してロー・アクティブの内部ロウアクセス選択信号
φ、および内部コラムアクセス選択信号φ７を発生する
機能を有している。

この内部ロウアクセス選択信号φ６および内部コラムア
クセス選択信号φ７は、まず最初に“Ｌ”レベルのコラ
ムアクセス選択信号ＣＡＳおよびロウアクセス選択信号
■がＣＢＲ方式で入力された時に“Ｌ”レベルとなり、
次いで最初のリフレッシュ要求信号φ、（“Ｈ”レベル
）が出力された時点で“Ｈ″レベルなり、該リフレッシ
ュ要求信号φ１゜が“Ｌ”レベルとなった時点で“Ｌ”
レベルとなり、さらに、“Ｌルベルのアクティブ・タイ
ムアウト信号φ１゜に応答して“Ｈ”レベルとなるよう
に制御される。つまり、内部ロウアクセス選択信号φ６
のパルス幅はこのアクティブ・タイムアウト信号φ、。

によって規定される。このアクティブ・タイムアウト信
号φ１゜は、センス・アンプ動作が終了した時点で入力
される制御信号であって、具体的には、該センス・アン
プに印加する電圧が“Ｈ”レベルまたは“し”レベルに
変化した時にそれに応答して出力される信号である。

最初のリフレッシュが終了すると、それ以降の内部ロウ
アクセス選択信号φ、および内部コラムアクセス選択信
号φ、は、リフレッシュ要求信号φ１．の立下がりエツ
ジに応答して“じレベルとなり、アクティブ・タイムア
ウト信号φ、。の立下がりエツジに応答して“Ｈ”レベ
ルとなる。この変化は、ロウアクセス選択信号ＲＡＳが
“１１”レベルとなる時点まで自動的に繰り返される。

つまり、外部からコラムアクセス選択信号ＣＡＳおよび
ロウアクセス選択信号ＲＡＳがＣＢＲ方式でいったん入
力されると、それ以降はメモリ内部でリフレッシュ要求
信号φ、１に基づき内部ロウアクセス選択信号φ、およ
び内部コラムアクセス選択信号φ、を制御し、それによ
って、外部からコラムアクセス選択信号Ｃ［およびロウ
アクセス選択信号■がＣＢＲ方式で入力された場合と同
じ状態を自動的に作り出し、セルフ・リフレッシュを行
うようになっている。

最後に、２８はモード制御回路を示し、該回路は、ロウ
アクセス選択信号ＲＡＳと内部ロウアクセス選択信号φ
、と内部コラムアクセス選択信号φ、に応答し、信号φ
、およびφ１、すなわちロウアクセス選択信号ＲＡＳお
よびコラムアクセス選択信号じ［がＣＢＲのタイミング
で“Ｌ”レベルに変化したことを検出して前述の“Ｈ″
レベルＣＢＲ検出信号φ、を出力する機能を有している
。

次に、第２図における主要部の具体的な回路構成につい
て第３図〜第６図を参照しながら説明する。

第３図にはリフレッシュ要求信号発生回路２５の一構成
例が示される。同図において、３３および３５はそれぞ
れ２つのナントゲートからなるフリップフロップ、３６
は２つのノアゲートからなるフリップフロップを示す。

このリフレッシュ要求信号発生回路は、下位ビット・カ
ウンタ出力信号φ３とフリップフロップ３５の出力信号
に応答するノアゲート３１と、該ノアゲート３１の出力
信号と上位ビット・カウンタ出力信号φ４に応答するノ
アゲート３２と、該ノアゲート３２の出力信号とＣＢＲ
検出信号φ、に応答するフリップフロップ３３と、該フ
リップフロップ３３の出力信号とノアゲート３２の出力
信号に応答するナントゲート３４と、該ナントゲート３
４の出力信号とＣＢＲ検出信号φ８に応答するフリップ
フロップ３５と、波形整形回路の出力信号φ２とナント
ゲート３４の出力信号に応答するフリップフロップ３６
と、フリップフロップ３５の出力信号とＣＢＲ検出信号
φ、に応答するナントゲート３７と、フリップフロップ
３６の出力信号とナントゲート３４の出力信号に応答し
てリフレッシュ要求信号φ１１を出力するノアゲート３
８と、ナントゲート３７の出力信号を反転させてカウン
タ出力選択信号φ、を出力するインバータ３９とから構
成されている。

第４図にはアービタ２６の一構成例が示される。

同図において、４４は２つのナントゲートからなるフリ
ップフロップを示す。

このアービタは、ロウアクセス選択信号祁に応答するイ
ンバータ４１と、該インバータ４１の出力信号とリフレ
ッシュ要求信号φ、に応答するナントゲート４２と、ロ
ウアクセス選択信号ＲＡＳと内部ロウアクセス選択信号
φ６に応答するナントゲート４３と、該ナントゲート４
２および４３の出力信号に応答してアービタ出力信号φ
、を出力するフリップフロップ４４とから構成されてい
る。

第５図には内部ＲＡＳ　、　ＣＡＳ発生回路２７の一構
成例が示される。同図において、５２は２つのナントゲ
ートからなるフリップフロップを示す。

この内部ＲＡＳ　、　ＣＡＳ発生回路は、アクティブ・
タイムアウト信号φ１゜に応答するインバータ５１と、
該インバータ５１の出力信号とリフレッシュ要求信号φ
Ｉ＋に応答するフリップフロップ５２と、リフレッシュ
要求信号φ、ｌに応答するインバータ５３と、フリップ
フロップ５２の出力信号とインバータ５１の出力信号に
応答するナントゲート５４と、該ナントゲート５４の出
力信号とインバータ５３の出力信号に応答するナントゲ
ート５５と、該ナントゲート５５の出力信号とアービタ
出力信号φ５に応答するノアゲート５６と、酸ノアゲー
ト５６の出力信号に応答するインバータ５７と、該イン
バータ５７の出力信号とロウアクセス選択信号１？Ａｓ
に応答するナントゲート５８Ｒと、該ナントゲート５８
Ｈの出力信号を反転させて内部ロウアクセス選択信号φ
６を出力するインバータ５９Ｒと、インバータ５７の出
力信号とコラムアクセス選択信号ＣＡＳに応答するナン
トゲート５８Ｃと、該ナントゲート５８Ｇの出力信号を
反転させて内部コラムアクセス選択信号φ７を出力する
インバータ５９Ｃとから構成されている。

第６図にはモード制御回路２８の一構成例が示される。

同図において、６８は２つのナントゲートからなるフリ
ップフロップを示す。

このモード制御回路は、内部ロウアクセス選択信号φ、
の変化を所定時間だけ遅延させて伝達する遅延回路６４
と、該遅延回路６４の出力信号と内部コラムアクセス選
択信号φ、に応答するノアゲート６５と、該ノアゲート
６５の出力信号に応答するインバータ６６と、ロウアク
セス選択信号ＲＡＳに応答するインバータ６７と、該イ
ンバータ６６および６７の出力信号に応答してＣＢＲ検
出検出信号炉８力するフリップフロップ６８とから構成
されている。遅延回路６４は、入力信号に応答するイン
バータ６１と抵抗器６２およびＭＯＳキャパシタ６３か
らなる積分回路とからなる遅延回路が３段、直列接続さ
れた構成を有している。

次に、第２図〜第６図に示されるＤＲＡＭ装置のセルフ
・リフレッシュ動作について、第７図の動作タイミング
図を参照しながら説明する。

コラムアクセス選択信号ＣＡＳおよびロウアクセス選択
信号ＲＡＳがＣＢＲのタイミングで゛Ｌ″レベルに変化
すると、ＣＢＲ検出検出信号炉８Ｈ”レベルとなり、カ
ウンタ２３は上位、下位ともイネーブル状態となる。こ
のカウンタ２３に、波形整形回路２２を介してパルス信
号φ２が供給され、セルフ・リフレッシュ・モードに入
るまでの待ち時間のタイマ動作が始まる。

このタイマ動作が開始された時点では上位ビット・カウ
ンタ・イネーブル信号φ１□が“）１ｍレベルとなって
いるので、カウンタ２３の上位ビット・カウンタ出力信
号φ４が有効となる。上位ビット・カウンタ出力信号φ
４が“Ｌ”レベルに立下がる時点、すなわち上述の待ち
時間が終了した時点で最初のリフレッシュ要求信号φ１
．が出力される。この時点で内部はアクティブ状態とな
るが、リフレッシュ要求信号φ１．が“Ｉ”レベルにな
ると同時に内部ロウアクセス選択信号φ６が“Ｈ”レベ
ルに立上がって一度スタンバイ状態となる。

次いで、リフレッシュ要求信号φ２．が“し”レベルに
立下がった時点で内部ロウアクセス選択信号φ６が“ビ
レベルに立下がる。この時、モード制御回路２８がＣＢ
Ｒモードであると判定するように内部コラムアクセス選
択信号φ７も“Ｌ″レベル立下がる。アクティブ・タイ
ムアウト信号φ１゜は、内部ロウアクセス選択信号φ、
が１“Ｌ”レベルに立下がった後の時点で“Ｈ”レベル
となる。センス・アンプ動作が終了した時点で該信号φ
１゜は“Ｌ”レベルとなり、その立下がりエツジに応答
して内部ロウアクセス選択信号φ６および内部コラムア
クセス選択信号φ、が“Ｈ２レベルとなり、スタンバイ
状態となる。

この状態で次のリフレッシュ要求信号φ、が出力される
まで待機し、該信号φ１１がＬ”レベルに立下がった時
点で、上述したように内部ロウアクセス選択信号φ６お
よび内部コラムアクセス選択信号φ７のレベルを制御し
て内部的にＣＢＲモードに入る。このような動作すなわ
ちリフレッシュは、ロウアクセス選択信号ＲＡＳが“Ｈ
ルベルに立上がるまでの間、リフレッシュ要求信号φ１
．の立下がりエツジ毎に繰り返される。

次に、第２図〜第６図に示されるＤＲＡＭ装置のセルフ
・リフレッシュ・リセット動作について、第８図および
第９図の動作タイミング図を参照しながら説明する。

第８図の例示は、セルフ・リフレッシュ動作の実行中に
ロウアクセス選択信号ＲＡＳを“Ｈ″レベル立上げた場
合のタイミング波形を示す。

この場合にはＣＢＲモードの最中であるので、ロウアク
セス選択信号ＲＡＳが“Ｈ″レベルなった時点から該モ
ードが終了する時点、すなわちアクティブ・タイムアウ
ト信号φ、。が°Ｌ”レベルになる時点まで内部ロウア
クセス選択信号φ６を”Ｌ”レベルに保ってから通常ス
タンバイ・モードに入る。なお、リフレッシュ要求信号
φ１１の立下がり時点とロウアクセス選択信号ＲＡＳの
立上がり時点が一致した場合には誤動作が起こり得るの
で、前述したように、アービタ２６によって、通常スタ
ンバイ・モードに入るか、あるいは内部ＣＢＲモードに
入るかを決定する。

第９図の例示は、セルフ・リフレッシュ動作が行われて
いない時にロウアクセス選択信号酊を“１１″レベルに
を立上げた場合のタイミング波形を示す。

この場合にはＣＢＲモードの最中でないので、ロウアク
セス選択信号■を“Ｈルベルに立上げた時点で直ぐに通
常スタンバイ・モードに入ることができる。

〔発明の効果］ 以上説明したように本発明のＤＲＡＭ装置によれば、仮
にメモリが長時間アクセスされない場合に、外部から一
定時間毎にその都度リフレッシュのための信号印加を行
う必要がなく、それ故、外部からのリフレッシュ制御を
簡単化することができる。また、内部リフレッシュの周
期がμｓｅｃオーダーで比較的長いため、平均消費電流
も少なく、バッテリー・バックアップを比較的簡単な構
成で行うことができる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明のＤＲＡＭ装置の原
理を示す図であって、（ａ）はブロック構成図、（ｂ）
は動作を概念的に示したタイミング図、第２図は本発明
の一実施例の構成を示すブロック図、 第３図は第２図におけるリフレッシュ要求信号発生回路
の一構成例を示す回路図、 第４図は第２図におけるアービタの一構成例を示す回路
図、 第５図は第２図における内部指四、耶発生回路の一構成
例を示す回路図、 第６図は第２図におけるモード制御回路の一構成例を示
す回路図、 第７図は第２図装置によるセルフ・リフレッシュ動作を
説明するための動作タイミング図、第８図は第２図装置
によるセルフ・リフレッシュ・リセット動作の一例を説
明するための動作タイミング図、 第９図は第２図装置によるセルフ・リフレッシュ・リセ
ット動作の他の例を説明するための動作タイミング図、 である。 （符号の説明） ｌ・・・制御回路、 ２・・・メモリ・セル・アレイ、 ３・・・周辺回路、 ４・・・発振回路、 ５・・・時間計測回路、 ６・・・リフレッシュ要求信号発生回路、ＲＡＳ・・・
ロウアクセス選択信号、 ■・・・コラムアクセス選択信号、 ■π・・・内部ロウアクセス選択信号、ＣＡＳｏ”’内
部コラムアクセス選択信号、Ｃ０・・・ＣＢＲ検出信号
、 Ｃ＋、Ｃｚ・・・時間計測回路の出力信号、Ｃ３・・・
リフ、レッシュ要求信号、 Ｐ・・・発振回路の出力パルス、 １、．１．・・・所定時間。 （ａ） プロクク構成図 （ｂ）動作を概念的に示したタイミング図本発明のＤＲ
ＡＭ装置の原理を示す図 第１図 第 図 第２図装置によるセルフ・リフレッシュ・リセット動作
の他の例を説明するだめの動作タイミング図第９図

Claims (1)

1. 【特許請求の範囲】 １、外部から所定レベルのコラムアクセス選択信号（■
   ）およびロウアクセス選択信号（■）がそれぞれ所定の
   タイミングで入力された時に所定レベルの検出信号（Ｃ
   ＿０）を出力し、その後内部で生成されたリフレッシュ
   要求信号（Ｃ＿３）に応答して所定レベルの内部ロウア
   クセス選択信号（■）および内部コラムアクセス選択信
   号（■）を出力する制御回路（１）と、 メモリ・セル・アレイ（２）と、 前記内部ロウアクセス選択信号および内部コラムアクセ
   ス選択信号に応答して前記メモリ・セル・アレイに対し
   アクセスを行う周辺回路（３）と、所定の周期でパルス
   （Ｐ）を発振する回路（４）と、該発振されたパルスを
   前記検出信号に応答して計数し、該検出信号が前記所定
   レベルになった時点から第１の所定時間（ｔ＿１）経過
   した時点で第１の信号（Ｃ＿１）を出力し、その後該検
   出信号が該所定レベルから逸脱する時点まで第２の所定
   時間（ｔ＿２）毎に第２の信号（Ｃ＿２）を出力する回
   路（５）と、前記検出信号が前記所定レベルにある時に
   前記第１または第２の信号に応答して前記リフレッシュ
   要求信号を発生する回路（６）とを具備し、前記第１の
   所定時間を前記検出信号が前記所定レベルになった時点
   から最初のリフレッシュを行うまでの時間に設定し、前
   記第２の所定時間をリフレッシュを行う周期に設定した
   ことを特徴とするダイナミック・ランダム・アクセス・
   メモリ装置。 ２、前記制御回路（１）は、前記ロウアクセス選択信号
   （■）が前記所定レベルから逸脱した場合に前記内部ロ
   ウアクセス選択信号（■）が前記所定レベルから逸脱し
   た時点でリフレッシュ動作を解除する、請求項１記載の
   ダイナミック・ランダム・アクセス・メモリ装置。