JPH03233375A - スキャンパス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、集積回路装置に関し、特に、たとえばスキ
ャン設計された集積回路装置等のように、予め内部に用
意されたシフトパス上をデータを伝搬させる集積回路装
置に関する。

［従来の技術］ 集積回路装置、特にその内部に複雑な機能論理を有する
ものにおいては、１次入出力端子のみを用いてテストす
ることによりその内部の状態を調べることは極めて困難
である。かかる困難さは、「可観測性」、「可制御性」
の２語により表される。

可制御性は、回路の内部の信号の制御をする際の難易度
を示す。可観測性は、回路の内部の状態を観測する際の
難易度を示す。

たとえば、回路内部のある箇所に故障があるかどうかを
知るためには、そこに加えれられる入力信号を自由に制
御できなければならない。また、所定の入力の結果得ら
れる出力を正確に観測できなければならない。したがっ
て、可観測性、可制御性の一方が欠ければ、回路に故障
があるかどうかを判定することは不可能である。

しかしながら、複雑な機能論理を有する集積回路装置に
おいては、テスト箇所と１次入出力端子との間に、多数
のゲートが介在している。そのため、良好な可観測性お
よび可制御性を得ることが極めて難しい。しかも半導体
技術の進展に伴って、集積回路装置はますます大規模化
し、複雑なものとなっている。その一方で、多種類の集
積回路装置を少量ずつ、しかも短期間で設計・開発する
必要性が増大している。かかる要求に答えるものとして
、チップの階層的設計、さらにセルベース方式等の設計
手法が導入されている。

階層的設計においては、単純な構造を有する要素（たと
えば論理ゲート）が最下層の設計単位とされる。複数の
設計単位がまとめられて、上位階層における１つの機能
単位となる。複数の機能単位をさらにまとめることによ
ってより上層の機能単位が形成される。下層の機能単位
は、上層においては抽象化されてとらえられており、そ
の詳細な構造は目に見えないものとなっている。このよ
うにしてより複雑な上位階層を組立てて、最終目標とし
ての集積回路装置の設計が完成される。

セルベース方式は、階層化設計に加えて、さらに、過去
の設計財産の再利用という概念を導入している。たとえ
ば、すでに動作実績のあるチップや回路ブロックのデー
タ等をライブラリに登録する。ライブラリとは、集積回
路装置の設計や、関連の文章を集積した、管理されるひ
とまとまりのデータである。動作実績のあるチップ等の
設計データをライブラリに登録し、新たなチップの設計
の際にはそのままそれを１機能単位として再利用する。

これにより、さらに大規模な集積回路を容易に設計する
ことができる。

回路の微細化における半導体技術の進展により、従来で
あれば複数のチップ上、あるいは複数のボード上に分散
されていた機能単位を、１チツプ上に形成することが可
能となってきた。そのため、上述のようなセルベース方
式による設計が可能となってきた。設計期間は大幅に短
縮され、かつ設計の品質の向上も達成されている。

一方で、集積回路装置の大規模化にともない、前述のよ
うに回路をテストすることはますます困難となってきた
。そのため、いわゆるテスト容易化設計が重要な意味を
持ってきた。テストの実施はテストデータの作成段階、
テストデータによるテスト対象回路の動作の実行、テス
ト結果の出力、その確認という複数の段階を含む。回路
の大規模化によりテストにかかる時間も増大し、いかに
短時間でテストを完了するかが重要な問題となっている
。

そこで、テストを容易化するために、以下のようなスキ
ャン設計とよばれる手法が用いられることが多い。スキ
ャン設計においては、まず集積回路の内部の観測点（出
力が観測されるべき場所）および制御点（入力が設定さ
れるべき場所）にシフトレジスタラッチ（以下“ＳＲＬ
”と呼ぶ）が設けられる。複数のＳＲＬをシリアルに接
続し、データがそこを伝搬され得るシフトパス（以下「
スキャンパス」と呼ぶ）を形成する。

データを外部からスキャンパスに与え、スキャンパス内
をシリアルに伝搬させることによって、所望のデータが
制御点のＳＲＬに設定される。各ＳＲＬの格納データは
被テスト回路に与えられる。

その出力は各観測点のＳＲＬに出力され、そこに格納さ
れる。ＳＲＬの格納データは再びスキャンパス上をシリ
アルに伝送され、出力端子から外部にシリアルな信号と
して出力される。このようなスキャンパスを設けること
により、集積回路装置の奥深い部分における可観測性、
可制御性が得られる。

しかしながら、このスキャン設計はデータを時系列的に
扱う。そのため、集積回路装置の大規模化により、スキ
ャン長が増大すると、それにともなってテスト時間も増
大する。

第２５図は、スキャンパス長が増大した場合のテスト時
間の見積りを示すグラフである（橋爪毅他、「セルベー
ステスト手法」、電子情報通信学会集積回路研究会、１
９８９）。第２６図および第２７図を参照して、この見
積もりのモデルとなったチップ１０５は、ｎ個のモデル
ユニット（ＭＵｌ）１０４と、１つのモデルプロセッサ
（ＭＣ１）１０６とを含む。

１つのモデルユニット１０４は、３個のロジックブロッ
ク（ＭＢＩ）１０１と、１つの５１２Ｗ（ワード）Ｘ１
６ｂ　（ビット）のＲＯＭブロック（ＭＢ２）１０２と
、１つの２５０ｗＸ８ｂのＲＡＭブロック（ＭＢ３）１
０３とを含む。

ＭＢＩ、ＭＢ２、ＭＢ３およびＭＣＩの主な特徴は、第
２７図に示されるとおりである。このテストにおいては
、テスト回路のオーバーヘッド（面積ならびに伝搬遅延
）削減のため、各回路ブロックの入力端子にのみＳＲＬ
が設けられている。

ゆえに各ブロックのスキャンパスの長さ（シリアルに接
続されたＳＲＬ数）は、各ブロックの入力端子数と等し
い。

１つのモデルユニット１０４の入力端子数は１４９　（
４０Ｘ３＋１０＋１９）である。ＭＣＩの入力数は４０
である。前述のように１モデルチツプはｎ個のモデルユ
ニット１０４と、１個のモデルプロセッサ１０６とを含
む。モデルチップ１０５中の各モデルユニットおよびモ
デルプロセッサのスキャンパスはすべてシリアルに接続
されている。すなわちモデルチップ１０５の中に、ただ
１本のスキャンパスが形成されている。したがって、こ
のモデルチップのスキャンパス長は１４９Ｘｎ十４０と
なる。

第２５図に示されるテスト時間は、回路規模（トランジ
スタ数）との比較のグラフとして表現されている。チッ
プの回路規模は（（８に＋８に＋１６Ｋ）ｘｎ＋５０Ｋ
）である。チップの回路規模もチップのスキャンパス長
も共にｎに比例している。したがって、スキャンパス長
とテスト時間との間の関係も第２５図と同様のグラフを
描くものと考えられる。

第２５図から明らかなように、テスト時間はスキャンパ
ス長が増加すれば増加するほど長い。集積回路のテスト
においては、開発時間の短縮および出荷時の検査時間を
短縮するために、テストに要する時間の短縮およびテス
ト品の数を減少させることが要請される。従来は、この
要請を満たすために、スキャンパスを分割し、マルチプ
レクサ（ＭＵＸ）を用いてデータの入出力を各々単一の
入力ピンと出力ピンによって行なうという方法が用いら
れてきた。

第２８図を参照して、集積回路１は機能モジュール３ａ
、３ｂ、３ｃおよびマルチプレクサ５を含む。機能モジ
ュールは、前述のようにたとえばＲＯＭ、ＲＡＭ、ある
いはプロセッサなどを含む。

機能モジュール３ａの入力端子および出力端子にはそれ
ぞれ５ＲＬ４ａ〜４ｆが接続されている。

機能モジュール３ａと５ＲＬ４ａ〜４ｆとはモジュール
２ａを形成する。

機能モジュール３ｂの入力端子および出力端子には、Ｓ
ＲＬ４ｇ〜４ｋが接続されている。機能モジュール３ｂ
とＳＲＬ４ｇ〜４にとはモジュール２ｂを形成する。

機能モジュール３Ｃの入力端子および出力端子には、５
ＲＬ４１〜４ｒが接続されている。機能モジュール３ｃ
と５ＲＬ４１〜４ｒとはモジュール２Ｃを形成する。

５ＲＬ４ａ〜４ｆはシリアルに接続されて１本のスキャ
ンパスを形成している。５ＲＬ４ａの入力はスキャンイ
ン（ＳＩ）端子６に接続されている。５ＲＬ４ｆの出力
はＭＵＸ５に接続されている。同様に、ＳＲＬ４ｇ〜４
には１本のスキャンパスを形成しており、その入力はＳ
ｌ端子６に、出力はＭＵＸ５に接続されている。５ＲＬ
４１〜４ｒもシリアルに接続されて１本のスキャンパス
を形成し、その入力はＳｌ端子６に接続され、その出力
はＭＵＸ５に接続されている。

ＭＵＸ５には、選択信号入力端子８ａ、８ｂが設けられ
ており、かつその出力はスキャンアウト（Ｓｏ）端子７
より得られる。選択信号入力端子８ａ、８ｂは３つの機
能モジュール３ａ、　　３ｂ。

３ｃのうちの１つをテスト対象として選択するための選
択信号を入力する入力端子である。選択対象が３つであ
るため、選択信号は２ビツトを含む。

第２８図を参照して、機能テスト実行時における集積回
路１の動作は以下のとおりである。集積回路１の機能テ
ストは、機能モジュール３ａ〜３Ｃの機能テストをそれ
ぞれ個別に行なうことによって達成される。機能モジュ
ール３ａ〜３Ｃについては、それらの機能をテストする
のに十分なテストパターンデータが予め準備されている
。

機能モジュール３ａの機能テストを一例として考えてみ
る。選択信号入力端子８ａ、８ｂには、５ＲＬ４　ｆの
出力をＳＯ端子７から出力することをＭＵＸ５に指示す
るための２ビツトの値が設定されている。

ＳＩ端子６から、機能モジュール３ａの機能テストのた
めの入力データがシリアルに入力される。

入力データは５ＲＬ４ａ〜４ｆのスキャンパス上を順次
伝搬され、機能モジュール３ａの入力端子に接続された
ＳＲＬにセットされる。それにより、集積回路外部から
内部の機能モジュール３ａの入力端子に所望のデータを
与えることができる。

機能モジュール３ａは、入力値に応答して、その出力端
子に結果を出力する。出力結果は機能モジュール３ａの
出力端子に接続されたＳＲＬに取込まれる。ＳＲＬの保
持データは、スキャンパスおよびＭＵＸ５を順に伝搬さ
れて、ＳＯ端子７からシリアルに出力される。

上述の動作が機能モジュール３ａのすべてのテストパタ
ーンに関して行なわれる。それにより機能モジュール３
ａの機能テストが完成する。機能モジュール３ｂ、３ｃ
に関しても同様の機能テストが行なわれる。

ライブラリ化を考慮すると、機能モジュール３ａおよび
、機能モジュール３ａのテストのための５ＲＬ４ａ〜４
ｆをひとまとめにして、新たな機能モジュール２ａとし
て設計するのが効率的である。他の機能モジュール３ｂ
、３ｃも同様にして、テスト用のスキャンパスを組込ん
だモジュール２ｂ、２ｃとして設計されることが多い。

第２９図を参照して、第２８図に示される従来のスキャ
ン設計を階層化設計に適用した例が説明される。このよ
うな階層化されたテスト回路を有する集積回路装置は、
たとえば特開昭６２−９３６７２号に開示されている。

第２９図を参照して、階層化された集積回路１ｂは、モ
ジュールｌａ。

２ｄ、２ｅと、ＭＵＸ５ｂとを含む。

モジュール１ａは、第２８図に示される集積回路１と同
じものである。集積回路１ｂは、第２８図に示される集
積回路１を１つのモジュール１ａとして含む。モジュー
ルｌａが、他の単独のモジュール２ｄ、２ｅと組合され
た集積回路１ｂ上に配されることにより、集積回路１ｂ
の新たな機能が実現される。なお、第２９図においては
、説明の便宜のために、スキャンパスならびにＭＵＸ５
ｂに関連するテスト回路のみが示されている。

モジュール１ａは、さらに下層のモジュール２ａ、２ｂ
、２ｃと、これら３つのモジュールのいずれをテストす
るかを選択するためのＭＵＸ５ａとを含む。モジュール
２ａは、図示されない機能モジュールと、シリアルに接
続された５ＲＬ４ａ〜４ｆとを含む。各５ＲＬ４ａ〜４
ｆは、図示されない機能モジュールの各入出力端子に接
続されている。５ＲＬ４ａの入力は、モジュール１ａの
ＳＩ端子６ａに接続され、５ＲＬ４ｆの出力は、ＭＵＸ
５ａに接続されている。

同様にモジュール２ｂは、図示されない機能モジュール
と、ＳＲＬ４ｇ〜４にとを含む。モジュール２Ｃは、図
示されない機能モジュールと、５ＲＬ４１〜４ｒとを含
む。ＳＲＬ４ｇ〜４に１および５ＲＬ４１〜４ｒはそれ
ぞれシリアルに接続されスキャンパスを形成しており、
その入力はともにＳＩ端子６ａに、その出力はともにＭ
ＵＸ５ａに接続されている。

ＭＵＸ５ａには、選択信号入力端子８ａ、８ｂが設けら
れており、その出力はＳＯ端子７ａに接続されている。

選択信号入力端子８ａ、８ｂは、さらに集積回路１ｂの
選択信号入力端子８ａ′８ｂ’　に接続されている。モ
ジュール１ａのＳＯ端子７ａは、集積回路１ｂのＭＵＸ
５ｂに接続されている。

モジュール２ｄは、モジュール２ａ、　　２ｂ、　　２
Ｃと同様に図示されない機能モジュールと、シリアルに
接続された５ＲＬ４ｓ〜４ｕとを含む。５ＲＬ４ｓ〜４
ｕはスキャンパスを形成し、その入力はＳｌ端子６ｂに
接続され、その出力はＭＵＸ５ｂに接続される。５ＲＬ
４ｓ〜４ｕは、モジュール２ｄの図示されない機能モジ
ュールの入出力端子に接続されている。

モジュール２ｅも同様に、図示されない機能モジュール
と、シリアルに接続された５ＲＬ４ｖ〜４ｘとを含む。

５ＲＬ４ｖ〜４ｘはスキャンパスを形成し、その入力は
Ｓｌ端子６ｂに、その出力はＭＵＸ５ｂにそれぞれ接続
される。

ＭＵＸ５ｂには、モジュールｌａ、　　２ｄ、　　２ｅ
のいずれか１つを選択するための選択信号入力端子８ｃ
、８ｄが設けられている。ＭＵＸ５ｂが選択したデータ
は、ＳＯ端子７ｂに出力される。

第２９図を参照して、階層化された集積回路１ｂの各機
能モジュールの機能テストの際の動作が説明される。選
択信号入力端子８ｃ、８ｄを介して、ＭＵＸ５ｂに、モ
ジュールｌａ、２ｄ、２ｅのいずれか１つを選択するた
めの選択信号が外部より加えられる。

たとえば、選択信号によって、モジュール１ａが選択さ
れたものとする。ＳＯ端子７ａの出力が、ＭＵＸ５ｂを
介してＳＯ端子７ｂに出力される。

一方、モジュール１ａは３つの下層モジュール２ａ、２
ｂ、２ｃを含む。テストの際には、これら３つのモジュ
ールのうちの１つが選択されなければならない。そのた
め、ＭＵＸ５ａには、選択信号入力端子８ａ、８ｂを介
して、モジュールの選択を指定するための選択信号が与
えられる。

たとえば機能モジュール２ａが選択されるものとする。

Ｓｌ端子６ｂからモジュール２ａ、ＭＵＸ５ａ、ＭＵＸ
５ｂを介してＳＯ端子７ｂまでのスキャンパスが形成さ
れる。

モジュール２ａが選択された状態でＳｌ端子６ｂからテ
ストパターンデータが５ＲＬ４　ａ〜４ｆにセットされ
る。モジュール２ａの機能モジュールがテストデータに
よって動作する。テストの結果は５ＲＬ４ａ〜４ｆのう
ちの図示されない機能モジュールの出力に接続されたＳ
ＲＬにストアされる。出力結果は再びスキャンパス上を
伝搬され、ＳＯ端子７ｂからシリアルに出力される。モ
ジュール２ａの機能モジュールのすべのテストパターン
について機能テストが行なわれることにより、モジュー
ル２ａのテストが完了する。

同様に選択信号入力端子８ａ′、８ｂ′　に与える信号
を変えることにより、モジュール２ｂ、２Ｃがそれぞれ
選択される。これら各モジュールすべてについて、テス
トが行なわれることにより、モジュール１ａのテストが
完了する。

モジュール１ａのテストが完了した後、今度は選択信号
入力端子８ｃ、８ｄに与えられる信号が変化され、モジ
ュール２ｄ、２ｅのいずれかがテスト対象として選択さ
れる。モジュール１ａと同様にモジュール２ｄ、２ｅの
いずれかのテストが行なわれる。しかしながらこの場合
、モジュール２ｄ、２ｅが単一のスキャンパスしか持た
ないため、たとえばモジュール２ｄの中のスキャンパス
をさらに選択する必要はない。

上述のようにすべてのモジュールについて、かつすべて
のモジュールに含まれる下層のモジュールについてテス
トが行なわれることにより、集積回路１ｂの機能テスト
が完了する。

しかしながら、第２８図に示されるような集積回路１を
そのままモジュール１ａとして組込んだ集積回路１ｂを
開発する場合、以下の様な問題が生ずる。

階層的なモジュール１ａは、各モジュール２ａ１２ｂ、
２ｃの機能テストのための信号配線がなされた状態でそ
の物理的レイアウトが決められている。この設計データ
は内容変更不可能なものとしてライブラリ化されている
。集積回路１ｂにモジュール１ａを組込む際に、モジュ
ール１ａの設計パターンを集積回路１のそれと変化させ
ることは、困難かつライブラリ化設計の主旨に反し、す
なわちパターン変更による動作特性等の保障ができず、
原則的に許されない。

たとえば、モジュール１ａにおいてＭＵＸ５ａ。

選択信号入力端子８ａ、８ｂなどの設計を変更すること
ができない。そのため、モジュールの配置が制限される
。さらに上層の集積回路を階層化設計するたびに、ＭＵ
Ｘ回路における選択を指定するための選択信号入力端子
８ａ’、８ｂ’　などを多数設ける必要がある。このよ
うな端子の追加は、上層の機能モジュールの構造を複雑
にするだけでなく、テスト実行の能率を低下させる。チ
ップのピン数も制限されており、テストのためのピンを
多数設けることはできない。

このような階層化を考慮したテスト回路を各機能モジュ
ールに設ける必要がある。第３０図は、そのような回路
の一例である。第３０図に示される回路は、たとえば特
開昭６１−９９８７５号公報に開示されているような発
明に基づいて、本発明の発明者が類推により作成したも
のである。

第３０図を参照して、集積回路１は、３つのモジュール
２ａ、２ｂ、２ｃを含む。モジュール２ａは、機能モジ
ュール３ａと、機能モジュール３ａの入出力端子に接続
され、シリアルに接続されて１本のスキャンパスを形成
する５ＲＬ４ａ〜４ｆと、入力の一方が５ＲＬ４ａの入
力端子に、入力の他方が５ＲＬ４　ｆの出力端子にそれ
ぞれ接続され、選択信号入力端子２０１から入力される
選択信号に従って、Ｓｌ端子６からの入力と、５ＲＬ４
ａ〜４ｆを経由した信号とを選択的に出力するためのＭ
ＵＸ５ａとを含む。

同様に、モジュール２ｂは機能モジュール３ｂと、機能
モジュール３ｂの入出力端子にそれぞれ接続され、かつ
シリアルに接続されて１本のスキャンパスを形成するＳ
ＲＬ４ｇ〜４にと、入力の一方がＭＵＸ５ａの出力に、
入力の他方が５ＲＬ４にの出力にそれぞれ接続され、選
択信号入力端子２０２から入力される選択信号に応答し
て、ＭＵＸ５ａから入力される信号と、ＳＲＬ４ｇ〜４
ｋを経由して入力される信号とを選択的に出力するため
のＭＵＸ５ｂとを含む。

モジュール２Ｃは、機能モジュール３Ｃと、機能モジュ
ール３ｃの入出力端子にそれぞれ接続され、かつシリア
ルに接続されて１本のスキャンパスを形成する５ＲＬ４
１〜４ｒと、入力の一方がＭＵＸ５ｂの出力に、入力の
他方が５ＲＬ４ｒの出力にそれぞれ接続され、選択信号
入力端子２０３から入力される選択信号に応答して、Ｍ
ＵＸ５ｂの出力と、５ＲＬ４　ｒの出力とを選択的にＳ
Ｏ端子７へ出力するためのＭＵＸ５ｃとを含む。

第３０図に示される集積回路１においては、選択信号入
力端子２０１〜２０３から入力される選択信号に応じ、
ＭＵＸ５ａ〜５Ｃによって各モジュール２ａ〜２ｃのス
キャンパスと、各スキャンパスを迂回するバイパス経路
とが自由に選択できる。選択信号２０１〜２０３に加え
る信号によって、各モジュールごとにテストをするか否
かを選択することができる。そのため、スキャンパス長
が短くなり、テスト時間を減少させることができる。

しかしながら、このような形の集積回路においては、次
のような問題が生ずる。各スキャンパスの選択は、選択
信号入力端子２０１〜２０３に加えられる信号によって
行なわれる。選択信号入力端子の数は、チップ内部に存
在するスキャンパスの数に応じた数だけ必要となる。チ
ップ内部に存在する機能モジュールの数に応じて、選択
信号を入力するためのピンの数が線形に増大する。した
がって、大規模集積回路では、このような集積回路を作
成することは事実上不可能となってくる。

上述のような問題を回避するために、第３１図を参照し
て、集積回路に各機能モジュールのいずれを被テスト回
路として選択するかを決定するためのデコーダ９１を設
けることも考えられる。デコーダを用いたテスト回路は
、たとえば前述の特開昭６２−９３６７２号、Ｕ、　　
Ｓ、　　Ｐ、　　４７０１９２１等に開示されている。

デコーダ９１を設けることにより、テスト対象モジュー
ルを選択するためのピンの数はむやみに増大しないとい
う利点がある。

しかしながら、この方法においてはデコーダ９■を含む
テスト回路ブロックを設けることが必要となる。チップ
設計の際に、設計者にとってはテスト回路ブロックの設
計、配置、配線等を考慮するという新たな負担が生ずる
。その他に、テスト回路ブロックのデコーダに選択信号
線を集中させる必要がある。そのため、配線領域の増加
等によるレイアウト効率の低下を招く。

第３２図に、このようなデコーダを設けた集積回路を機
能モジュールとして、階層化設計を行なった際の集積回
路の概略図が示される。第３２図を参照して、集積回路
１ｂは、モジュールｌａ。

２ａ〜２ｄを含む。モジュール１ａは、さらに下層のモ
ジュール２ｅ〜２ｊを含む。各モジュール２ａ〜２ｊは
、第３１図に示されるモジュール２ａ〜２Ｃと同様の構
造のスキャンパスを有する。

モジュール１ａは、モジュール２ａ〜２ｊのそれぞれを
テスト対象として選択するか否かを指定するためのデコ
ーダ９１ａをさらに含む。各モジュール２ｅ〜２ｊは各
々デコーダ９１ａに接続されている。

集積回路１ｂは、モジュール１ａ、２ａ　〜２ｄをテス
ト対象として選択するか否かを決定するためのデコーダ
９１ｂをさらに含む。モジュール１ａのデコーダ９１ａ
と、モジュール２ａ〜２ｄは、それぞれデコーダ９１ｂ
に接続されている。したがって、デコーダ９１ｂの周辺
において、選択信号を入力するための配線が集中するこ
とになる。

そのため回路が大規模化し配線領域が増加するたびに、
レイアウトの効率が低下するという問題がある。

上記のような問題を解決し得るテスト回路技術が、Ｕ、
Ｓ、Ｐ、４，８７２．１６９や、ＩＥＥＥ　　Ｄｅｓｉ
ｇｎ　　＆　　Ｔｅ５ｔ　　Ｆｅｂ、１９９０Ｐ、９〜
１９“ＤＥＳＩＧＮＩＮＧ　　ＡＮＤ　　ＩＭＰＬＥＭ
ＥＮＴＩＮＧ　　ＡＮＤ　　ＩＭＰＬＥＭＥＮＴＩＮＧ
　　ＡＮ　　ＡＲＣＨＩＴＥＣＴＵＲＥ　　ＷＩＴＨＢ
ＯＵＮＤＡＲＹ　　５ＣＡＮ”に記載されている。これ
らの刊行物に記載されたテスト回路技術では、選択デー
タが各スキャンパスによって伝搬される。各スキャンパ
スには、シリアルにレジスタが設けられ、これらレジス
タによって選択データが保持される。各レジスタに保持
された選択データは、直接にまたはラッチを介して各Ｍ
ＵＸに与えられ、各ＭＵＸの切換を制御する。各ＭＵＸ
は、与えられた選択データに応答して、対応するスキャ
ンパスの出力データ、または対応するスキャンパスの入
力データを選択し、選択したデータを次のテスト回路に
出力する。

上記のようなテスト回路技術によれば、選択データが１
本のデータ伝搬経路を介して伝搬されるので、信号線お
よび信号入出力ピンの数を少なくでき、また第３２図に
示すような信号線の集中も生じない。しかしながら、各
スキャンパスにより形成されるデータ伝搬経路上には、
各スキャンパスごとに選択データ保持用のレジスタが設
けられているため、テストデータの伝搬時において、こ
れらレジスタが無駄なビットになり、テストデータ伝搬
経路のビット長が長くなってしまう。その結果、テスト
データの伝搬時間が長くなり、テスト時間の増加を招く
。なお、上記各レジスタは、ＭＵＸによってバイパスさ
れないため、テスト対象として選択されていないモジュ
ールにおいても、上記各レジスタは無駄なビットとして
作用する。

テストする機能モジュールの数が少ない場合は、テスト
時間の増加はさほど問題とならないが、最近のように集
積回路装置の大規模化が進み、極めて多数の機能モジュ
ールが１チツプ上に搭載される現状では、各レジスタに
よるテスト時間の増加が累積され、深刻な問題となる。

［発明が解決しようとする課題］ 前述のように、さらに大規模な集積回路装置を設計する
際には、階層化設計、あるいはセルベース方式という設
計手法が必須のものとなってくる。

そのためには、機能モジュールの設計データを変更する
ことなく新たな集積回路の設計のために用いることがで
き、かつテストのための設計時の負荷、あるいはテスト
時の時間的負荷等をより少なくする必要がある。また、
テストに必要なチップ面積も少なくする必要がある。

それゆえに、この発明の目的は、設計が容易であり、か
つレイアウト効率が良くかつ少ないテストピン数でしか
も短時間でテストの実行が可能な集積回路装置を提供す
ることである。

［課題を解決するための手段］ この発明に係る集積回路装置は、その内部に複数の制御
点と複数の観測点とが存在し、単一の第１のデータ入力
端子と、単一の第１のデータ出力端子と、単一の第２の
データ入力端子と、単一の第２のデータ出力端子と、複
数のシフトレジスタ手段と、複数の選択データ保持手段
と、複数のバイパス手段とを備えている。第１のデータ
入力端子からは、制御点に与えるべき制御点データがシ
リアルに入力される。第■のデータ出力端子からは、観
測点から得られる観測点データがシリアルに出力される
。第２のデータ入力端子からは、選択データがシリアル
に入力される。各シフトレジスタ手段は、互いに直列に
接続されて第１のデータ入力端子と第１のデータ出力端
子との間に介挿され、かつそれぞれが制御点および／ま
たは観測点と結合されている。各選択データ保持手段は
、各シフトレジスタ手段ごとに設けられ、かつ互いに直
列に接続されて第２のデータ入力端子と第２のデータ出
力端子との間に介挿され、第２のデータ入力端子から入
力される選択データをシフトしてそれぞれに保持する。

各バイパス手段は、各シフトレジスタ手段ごとに設けら
れ、かつそれぞれが対応する選択データ保持手段に保持
された選択データに応答して動作し、選択データが対応
するシフトレジスタ手段を選択していないときに、対応
するシフトレジスタ手段に対してデータのバイパス経路
を形成する。シフトレジスタ手段は、選択データによっ
て選択されたときに、第１のデータ入力端子から入力さ
れる制御点データをシフトして対応する制御点に与え、
かつ対応する観測点からの観測点データを取込んでシフ
トし第１のデータ出力端子に出力する。

この発明に係るスキャンパスシステムは、内部に１以上
の制御点と１以上の観測点とが存在する集積回路装置に
用いられ、外部から入力される制御点データを伝搬して
制御点に与え、観測点から得られる観測点データを伝搬
して外部へ出力するものであり、１以上のスキャンパス
回路を備えている。各スキャンパス回路は、単一のデー
タ入力端子と、単一のデータ出力端子と、シフトレジス
タ手段と、選択データ保持手段と、バイパス手段とを備
えている。データ入力端子は、制御点データおよび選択
データをそれぞれシリアルに入力する。データ出力端子
は、観測点データをシリアルに出力する。シフトレジス
タ手段は、データ入力端子とデータ出力端子との間に介
挿され、１ビット以上を有し、すべてのビットが制御点
および／または観測点と結合されている。選択データ保
持手段は、データ入力端子とデータ出力端子との間でシ
フトレジスタ手段により形成されるデータの伝搬経路の
外部に設けられており、かつデータ入力端子から入力さ
れてシフトレジスタ手段によりシフトされる選択データ
をシフトレジスタ手段の任意のビットの出力から取出し
て保持する。バイパス手段は、選択データ保持手段に保
持された選択データに応答して動作し、選択データがシ
フトレジスタ手段を選択していないときに、シフトレジ
スタ手段に対してデータのバイパス経路を形成する。シ
フトレジスタ手段は、選択データによって選択されたと
きに、データ入力端子から入力される制御点データをシ
フトして制御点に与え、かつ観測点から観測点データを
取込んでシフトしデータ出力端子に出力する。

この発明に係る他の集積回路装置は、その内部に複数の
制御点と複数の観測点とが存在し、単一のデータ入力端
子と、単一のデータ出力端子と、複数のシフトレジスタ
手段と、複数の選択データ保持手段と、複数のバイパス
手段とを備えている。

データ入力端子からは、選択データおよび制御点に与え
るべき制御点データがそれぞれシリアルに入力される。

データ出力端子からは、観測点から得られる観測点デー
タがシリアルに出力される。

各シフトレジスタ手段は、互いに直列に接続されてデー
タ入力端子とデータ出力端子との間に介挿され、かつそ
れぞれが１ビット以上を有し、すべてのビットが制御点
および／または観測点と結合されている。各選択データ
保持手段は、各シフトレジスタ手段ごとに設けられ、か
つそれぞれがデータ入力端子から入力されて各シフトレ
ジスタ手段によりシフトされる選択データを対応するシ
フトレジスタ手段の任意のビットから取出して保持する
。各バイパス手段は、各シフトレジスタ手段ごとに設け
られ、かつそれぞれが対応する選択データ保持手段に保
持された選択データに応答して動作し、選択データが対
応するシフトレジスタ手段を選択していないときに、対
応するシフトレジスタ手段に対して、データのバイパス
経路を形成する。各選択データ保持手段は、各シフトレ
ジスタ手段により形成されるデータの伝搬経路の外部に
設けられている。シフトレジスタ手段は、選択データに
よって選択されたときに、データ入力端子から入力され
る制御点データを対応する制御点に与え、かつ対応する
観測点からの観測点データを取込んでシフトしデータ出
力端子に出力する。

［作用］ この発明に係る集積回路装置においては、各バイパス手
段により、不必要なシフトレジスタ手段に対してデータ
のバイパス経路が形成される。これによって、スキャン
パス長が短縮される。各バイパス手段が対応するシフト
レジスタ手段に対してバイパス経路を形成するか否かは
、各シフトレジスタ手段ごとに設けられた選択データ保
持手段に保持される選択データにより決定される。この
選択データは、第２のデータ入力端子から１本の選択デ
ータ伝搬経路を介して各選択データ保持手段に伝搬され
る。したがって、集積回路装置の内部構造の変化にかか
わらず、選択データを伝搬させるための信号線数および
その入出力ピン数は固定であり、増加しない。また、バ
イパス手段および選択データ保持手段は、各シフトレジ
スタ手段ごとに設けられている。したがって、各シフト
レジスタ手段を含む回路ブロックを１機能モジュールと
して階層化設計する際にも、この回路ブロックの設計を
変更する必要はない。

この発明に係る他の集積回路装置においては、選択デー
タが制御点データを入力するデータ入力端子から入力さ
れ、各シフトレジスタ手段によって各選択データ保持手
段に伝搬される。したがって、選択データを伝搬させる
ための信号線数およびその入力ピン数がさらに少なくさ
れる。また、各選択データ保持手段は、各シフトレジス
タ手段によって形成される選択データの伝搬経路の外部
に設けられているため、制御点データまたは観測点デー
タの伝搬時において、各選択データ保持手段が無駄なビ
ットとして作用せず、データの伝搬が迅速に行なわれる
。

［実施例コ 第１図は、この発明の一実施例にかかる集積回路を示す
。第１図に示される集積回路装置は、以下の点を除いて
第３０図に示される従来の集積回路と同様である。

すなわち、モジュール２ａは、選択回路５ａによるバイ
パス経路とスキャンパスとの選択を決定するための選択
データを保持〆伝搬し、出力するための選択データ保持
／伝搬回路９ａを有する。

同様に、モジュール２ｂは、選択回路５ｂによるバイパ
ス経路とスキャンパスとの選択を決定するための選択デ
ータを保持する選択データ保持／伝搬回路９ｂを有する
。モジュール２Ｃは、選択回路５Ｃによるスキャンパス
とバイパス経路との選択を指定するための選択データを
保持する選択データ保持／伝搬回路９Ｃを有する。

選択データ保持／伝搬回路９ｂの入力は選択信号入力（
ＳＳＩ）端子１０に接続されている。選択データ保持／
伝搬回路９ｂの出力は、選択データ保持／伝搬回路９ａ
の入力に接続されている。

選択データ保持／伝搬回路９ａの出力は、選択データ保
持／伝搬回路９Ｃの入力に接続されている。

選択データ保持／伝搬回路９Ｃの出力は、選択信号出力
（ＳＳＯ）端子１１に接続されている。

その他の点では第１図に示される集積回路装置の各構成
部品は、第３０図に示される集積回路装置１の各構成部
品と同様であり、同一の部品には同一の参照番号が付さ
れている。したがって、以下において特に説明されてい
ない部品は、第３０図に示される相当する部品と同様の
機能を有する。

第２図は、第１図に示されるモジュール２ａのうちの、
スキャンパス、バイパス線１１４９選択回路（ＭＵＸ）
５ａおよび選択データ保持／伝搬回路９ａからなるテス
ト回路のさらに詳細なブロック図である。

第２図を参照して、モジュール２ａのテスト回路は、互
いにシリアルに接続され、スキャンパスを形成する５Ｒ
Ｌ４ａ〜４ｆと、スキャンパスと並列して設けられたバ
イパス線１１４と、バイパス線１１４とスキャンパスと
の一方を選択するために選択データを保持し、かつ伝搬
するための選択データ保持／伝搬回路９ａと、入力の一
方がスキャンパスの出力に、入力の他方がバイパス線１
１４に接続され、選択データ保持／伝搬回路９ａから入
力される選択信号によって、スキャンパスの出力とバイ
パス線１１４の出力の一方を選択してＳＯ端子１３に出
力するためのＭＵＸ５ａとを含む。

５ＲＬ４ａの入力端子ＳＩは、スキャンパス入力（ＳＩ
）端子１２に接続されている。バイパス線１１４も、Ｓ
ｌ端子１２に接続されている。５ＲＬ４ａは、通常デー
タ入出力端子１５．１８を有する。同様に５ＲＬ４ｅ、
４ｆは、それぞれ、通常データ入出力端子１６，１９，
１７．２０を有する。これら通常データ入出力端子１５
〜２０は、モジュール本体３ａの入力または出力端子に
接続されている。

第３図を参照して、５ＲＬ４ａは、データ入力（ＤＩ）
端子１５に接続されたインバータ２９と、ＤＩ端子１５
からのデータを５ＲＬ４ａに取込むことを指定するため
のストローブ信号（ＳＴＩ３）が入力されるＳＴＢ端子
４５にゲートが接続され、入力がインバータ２９の出力
に接続されたｎチャネルトランジスタによるトランスミ
ッションゲート３９と、Ｓｌ端子４７に入力が接続され
たインバータ３０と、入力がインバータ３０の出力に接
続され、ゲートがクロックＴ１が入力されるＴ１端子４
８に接続されたｎチャネルトランジスタによるトランス
ミッションゲート４０と、トランスミッションゲート３
９とトランスミッションゲート４０との出力に接続され
、ＤＩ端子１５から入力されるデータをラッチするため
のラッチ回路８１とを含む。

５ＲＬ４ａは、さらに、入力がラッチ回路８１の出力に
接続され、ゲートがクロックＴ２の入力されるＴ２端子
４４に接続されたｎチャネルトランジスタによるトラン
スミッションゲート４１と、トランスミッションゲート
４１の出力に接続されたラッチ回路８２と、入力がラッ
チ回路８２の出力に接続され、ゲートがタイミング信号
（ＴＧ）端子４３に接続されたｎチャネルトランジスタ
によるトランスミッションゲート４２と、トランスミッ
ションゲート４２の出力に接続されたラッチ回路８３と
、トランスミッションゲート４２の出力に接続され、出
力がＤｏ端子１８に接続されたインバータ３７と、ラッ
チ回路８２の出力に入力が接続され、出力がＳＯ端子５
０に接続されたインバータ３８とを含む。

ラッチ回路８１は、入力がトランスミッションゲート３
９の出力とトランスミッションゲート４０の出力とに接
続され、出力がトランスミッションゲート４１の入力に
接続されたインバータ３１と、入力がインバータ３１の
出力に、出力がインバータ３１の入力に接続された駆動
能力の小さなインバータ３２とを含む。

ラッチ回路８２は、入力がトランスミッションゲート４
１の出力に、出力がトランスミッションゲート４２の入
力に接続されたインバータ３３と、入力がインバータ３
３の出力に、出力がインバータ３３の入力に接続された
駆動能力の小さなインバータ３４とを含む。インバータ
３８の入力は、インバータ３３の出力に接続されている
。

ラッチ回路８３は、入力がトランスミッションゲート４
２の出力に接続されたインバータ３５と、入力がインバ
ータ３５の出力に、出力がインバータ３５の入力に接続
された駆動能力の小さなインバータ３６とを含む。

他の５ＲＬ４ｂ　〜４ｆも、５ＲＬ４ａと同様の構造を
有する。

特に第４図を参照して、選択データ保持／伝搬回路９ａ
は、入力が選択信号入力（ＳＳＩ）端子６９に、ゲート
が選択信号シフトクロック入力（ＳＴＩ）端子６８に接
続された、ｎチャネルトランジスタによるトランスミッ
ションゲート６３と、トランスミッションゲート６３の
出力に接続されたラッチ回路８４と、入力がラッチ回路
８４の出力に、ゲートがＴ２端子６６に接続されたｎチ
ャネルトランジスタによるトランスミッションゲート７
０と、入力がトランスミッションゲート７０の出力に接
続されたラッチ回路８５と、ＳＴＢ端子６４．ＴＧ端子
６５．Ｔ２端子６６、Ｔｌ端子６７、ラッチ回路８５の
出力に接続された制御信号ゲート回路８６とを含む。

ラッチ回路８４は、入力がトランスミッションゲート６
３の出力に、出力がトランスミッションゲート７０の入
力に接続されたインバータ５９と、入力がインバータ５
９の出力に、出力がインバータ５９の入力に接続された
駆動能力の小さなインバータ６０とを含む。ラッチ回路
８４は、ＳＳＩ端子６９から入力される選択信号をラッ
チするためのものである。

ラッチ回路８５は、入力がトランスミッションゲート７
０の出力に接続され、出力がＳＳＯ端子７５と選択信号
出力（ＳＥＬ）端子７６とに接続されたインバータ６１
と、入力がインバータ６■の出力に接続され、出力がイ
ンバータ６１の入力に接続された駆動能力の小さなイン
バータ６２とを含む。

制御信号ゲート回路８６は、入力の一方がＳＴＢ端子６
４に、他方がインバータ６１の出力に接続されたＮＡＮ
Ｄゲート５１と、入力の一方がＴＧ端子６５に、入力の
他方がインバータ６１の出力に接続されたＮＡＮＤゲー
ト５２と、入力の一方がＴ２端子６６に、入力の他方が
インバータ６１の出力に接続されたＮＡＮＤゲート５３
と、入力の一方がＴ１端子６７に、入力の他方がインバ
ータ６１の出力に接続されたＮＡＮＤゲート５４と、入
力がそれぞれＮＡＮＤゲート５１．５２゜５３．５４に
、出力がそれぞれＳＴＢ端子７１゜ＴＧ端子７２．Ｔ２
端子７３．Ｔｌ端子７４に接続されたインバータ５５．
５６．５７．５８とを含む。

ＮＡＮＤゲート５１とインバータ５５．ＮＡＮＤゲート
５２とインバータ５６．ＮＡＮＤゲート５３とインバー
タ５７．ＮＡＮＤゲート５４とインバータ５８とはそれ
ぞれＡＮＤゲートを形成する。

第２図と第４図とを参照して、ＳＴＢ端子６４は制御信
号入力端子２３に、ＴＧ端子６５は制御信号入力端子２
４に、Ｔ２端子６６は制御信号入力端子２５に、Ｔ１端
子６７は制御信号入力端子２６にそれぞれ接続されてい
る。

制御信号ゲート回路８６の出力はＳＲＬの入力端子に接
続されている。たとえばＳＴＢ端子７１は５ＲＬ４ａの
ＳＴＢ端子４５に、ＴＧ端子７２はＴＧ端子４３に、Ｔ
２端子７３はＴ２端子４４に、Ｔ１端子７４はＴ１端子
４８にそれぞれ接続されている。

したがって、制御信号ゲート回路８６は、制御信号入力
端子２３〜２６から入力されるストローブ信号、タイミ
ング信号、ノンオーバーラツプな２相りロック信号Ｔｌ
、Ｔ２を、ラッチ回路８５の出力に応じて５ＲＬ４ａに
伝搬し、あるいは伝搬しないようにする分離ゲートの役
目を果たすものである。

５ＲＬ４ｂ　〜４ｆも、それぞれ５ＲＬ４ａと同様に選
択データ保持／伝搬回路９ａに接続されている。

第１図〜第６図を参照して、本実施例の集積回路の動作
が説明される。

この集積回路のテスト回路は、どのスキャンパスを選択
するかを定めるためのスキャンパス選択モード、選択さ
れたスキャンパスによって機能モジュールをテストする
ための機能モジュールテストモードおよび集積回路装置
を通常の機能で動作させるための通常動作モードの３つ
の動作モードを有する。以下、順に各動作モードの詳細
が説明される。

（１）　スキャンパス選択モード スキャンパス選択データは、ＳＳ■端子１０から、選択
データ保持／伝搬回路９ｂ、　　９ａ、　　９ｃからな
るスキャンパス選択データ伝搬経路上をシリアルに伝搬
される。

第４図を参照して、たとえば選択データ保持／伝搬回路
９ａは、以下のように動作する。スキャンパス選択デー
タは、ＳＳＩ端子６９から、選択データ保持／伝搬回路
９ａに入力される。ＳＴＩ端子６８から入力されるクロ
ック信号ＳＴＩに応答して、トランスミッションゲート
６３が開く。

これにより、スキャンパス選択データはラッチ回路８４
に書込まれる。続いてクロックＳＴＩとノンオーバーラ
ツプなりロックＴ２がＴ２端子６６から入力される。こ
れにより、トランスミッションゲート７０が開き、ラッ
チ回路８４に保持されたデータがラッチ回路８５に取込
まれる。

ラッチ回路８５に取込まれたスキャンパス選択データは
ＳＳＯ端子７５から、次の選択データ保持／伝搬回路９
Ｃに出力される。したがって、スキャンパス選択データ
はノンオーバーラツプな２相クロツクＳＴＩおよびＴ２
によりスキャンパス選択信号線上をシリアルに伝搬され
る。

このとき、クロックＴ１をロジカルロー（以下単に「Ｌ
レベル」と省略する）に固定しておくと、スキャンパス
選択信号線以外のシフトパスは動作しない。第３図を参
照して、Ｔ１端子４８から入力されるクロックが常にＬ
レベルであれば、トランスミッションゲート４０は常に
閉じている。そのため、ＳＩ端子４７からＳＯ端子５０
への経路は導通していない。

このようにして、スキャンパス選択データを選択データ
保持／伝搬回路上を次々に伝搬させて、各選択データ保
持／伝搬回路に所望の選択データをセットする。この間
の動作は、第６図の「選択データシフト」のサイクルで
示されている。

選択データは、たとえば選択データ保持／伝搬回路９ａ
のラッチ回路８５に保持される。選択データは、より具
体的にはインバータ６１の出力電位として保持されてい
る。インバータ６１の出力はＳＥＬ端子７６を介してＭ
ＵＸ５ａに入力されている。

ラッチ回路８５に保持されているデータがロジカルハイ
（以下単に「Ｈレベル」と省略する）である場合には、
ＭＵＸ５ａは、スキャンパスの出力、すなわち５ＲＬ４
ｆの出力をＳＯ端子１３に出力する。ラッチ回路８５の
出力がＬレベルであれば、ＭＵＸ５ａはバイパス線１１
４の出力を選択し、ＳＯ端子１３に出力する。

ラッチ回路８５の出力がＨレベルであれば、制御信号ゲ
ート回路８６は、ストローブ信号ＳＴＢ。

タイミング信号ＴＧ、ノンオーバーラツプな２相クロッ
クＴ１．Ｔ２を入力され、それをそのまま各５ＲＬ４ａ
〜４ｆに出力する。ラッチ回路８５に保持された選択デ
ータがＬレベルであれば、制御信号ゲート回路８６は、
ストローブ信号などを一切５ＲＬ４ａ〜４ｆに伝搬しな
い。この場合、後に詳述するテストモードにおいて、５
ＲＬ４ａ〜４ｆは動作しない。

（２）　機能モジュールテストモード たとえば、第１図に示される機能モジュール３ａについ
て、テストを行なわない場合と、テストを行なう場合と
が、以下に区分して説明される。

（ａ）　　機能モジュール３ａがテスト対象として選択
されない場合 この場合、ラッチ回路８５に設定されるデータはＬレベ
ルである。したがって、ＳＥＬ端子７６からＭＵＸ５ａ
に出力されている選択信号はＬレベルである。ＭＵＸ５
ａは、バイパス線１１４の出力を選択してＳＯ端子工３
に出力する。したがってＳＩ端子１２から入力されるデ
ータはそのままＳＯ端子１３に出力される。

ラッチ回路８５の出力がＬレベルであるため、制御信号
ゲート回路８６は、ストローブ信号、タイミング信号、
クロックＴＩ、Ｔ２を一切５ＲＬ４ａ〜４ｆに伝搬しな
い。したがって、５ＲＬ４ａ〜４ｆは一切動作せず、機
能モジュール３ａの入力および出力の状態は、同じ状態
を保つ。

このようにすることにより、テスト対象以外の回路ブロ
ックに予期しないデータが入力されることが抑えられる
。また、ある回路ブロックのみの消費電力を測定する際
などに、他の回路ブロックをすべて非選択状態としてそ
の消費電力を０としておくことが可能となる。

（ｂ）　　機能モジュール３ａがテスト対象として選択
される場合 この場合、ラッチ回路８５にはＨレベルの選択データが
設定される。選択データ保持／伝搬回路９ａはＳＥＬ端
子７６を介してＭＵＸ５ａにＨレベルの選択信号を送出
する。ＭＵＸ５ａは、選択信号に応答してスキャンパス
の出力を選択し、ＳＯ端子１３に出力する。

制御信号ゲート回路８６は、ラッチ回路８５の出力がＨ
レベルであるため、すべて開いた状態となる。そのため
、ストローブ信号、タイミング信号、クロックＴｌ、７
２などはゲート回路８６を経て５ＲＬ４ａ〜４ｆに与え
られる。

第３図を参照して、たとえば５ＲＬ４ａのインバータ３
０には、ＳＩ端子１２（第２図）から入力されるテスト
データが、Ｓ■端子４７を介して入力されている。クロ
ックＴ１がＨレベルになることにより、トランスミッシ
ョンゲート４０が開く。これにより、テストデータはラ
ッチ回路８１に取込まれる。

クロックＴ２がＴ２端子４４からトランスミッションゲ
ート４１のゲートに印加される。これにより、トランス
ミッションゲート４１が開き、ラッチ回路８１に保持さ
れたデータがラッチ回路８２に伝搬される。ラッチ回路
８２の出力はインバータ３８．Ｓｏ端子５０を介して後
続する５ＲＬ４ｂに出力されている。

クロックＴｌ、Ｔ２を５ＲＬ４ａに交互に印加すること
により、テストデータがＳＩ端子４７゜ラッチ回路８１
．８２．Ｓｏ端子５０を介して後の回路に伝搬される。

したがって、５ＲＬ４ａ〜４ｆからなるスキャンパス上
を、テストデータが次々とシリアルに伝搬されていく。

ＳＩ端子１２からテストデータをスキャンパスに順次入
力していくことにより、各５ＲＬ４ａ〜４ｆに所望のテ
ストデータがセットされる。このテストデータはラッチ
回路８２にインバータ３３の出力電位として保持される
。

以上の動作は、第５図において「テストデータシフトイ
ン」のサイクルとして示されている。

続いて、タイミング信号がＴＧ端子４３を介してトラン
スミッションゲート４２に印加される。

ラッチ回路８２に保持されていたデータは、ラッチ回路
８３に伝搬され、さらにインバータ３７で反転されてＤ
ｏ端子１８から出力される。ＤＯ端子１８は機能モジュ
ール３ａ（第１図）の入力端子に接続されており、機能
モジュール３ａにテストデータを与える。

機能モジュール３ａは入力端子から印加されたテストデ
ータに応じて動作し、結果を出力端子に出力する。機能
モジュール３ａの出力端子は、たとえば５ＲＬ４ａのＤ
Ｉ端子１５に接続されている。

第５図の「テスト実行」のサイクルで示されるように、
タイミング信号がＬレベルに戻された後、データの取込
みを指定するストローブ信号がＳＴＢ端子４５から５Ｒ
Ｌ４ａのトランスミッションゲート３９に印加される。

トランスミッションゲート３９が開き、ＤＩ端子１５か
ら入力されるデータはラッチ回路８１に保持される。こ
の間、クロックＴ１はＬレベルに保持されている。ラッ
チ回路８１には、機能モジュール３ａの出力データが保
持される。その後、ストローブ信号はＬレベルに戻され
る。

続いて、クロックＴ２がＴ２端子４４からトランスミッ
ションゲート４１に印加される。そのため、トランスミ
ッションゲート４１が開き、ラッチ回路８１の保持デー
タがラッチ回路８２に与えられる。続いて、ノンオーバ
ーラツプな２相クロックＴｌ、Ｔ２がトランスミッショ
ンゲート４０゜４１のゲートにそれぞれ印加される。応
じて、ラッチ回路８２の保持データはＳＯ端子５０から
後続の５ＲＬ４ｂに出力される。前述のテストデータシ
フトインの時の動作と同様に、各５ＲＬ４ａ〜４ｆは、
Ｓ■端子から入力されるデータを次々とＳＯ端子から出
力する。その結果、ＳＲＬ４ｆからＭＵＸ５ａに、各５
ＲＬ４ａ〜４ｆに保持されていたテスト結果のデータが
シリアルに出力される。

第２図を参照して、前述のようにＭＵＸ５ａはスキャン
パス側のデータを出力するように設定されている。その
ためテスト結果のデータはＳＯ端子１３に出力される。

すなわち、集積回路１において（第１図）、Ｓｌ端子６
から入力されたテストデータに基づいて所望の機能モジ
ュールのテストが行なわれたとき、テスト結果はスキャ
ンパスをシリアルに移動して、ＳＯ端子７からシリアル
に出力される。ＳＯ端子７の出力を予め用意された答と
照合することにより、テスト結果を知ることができる。

以上のサイクルは、第５図において「テスト結果シフト
アウト」のサイクルとして示されている。

以上の操作は機能モジュール３ａのすべてのテストパタ
ーンが終了するまで続けられる。

（Ｃ）　　機能モジュール３ａのテストが終了し、さら
に他の機能モジュールのテストを行なうことが必要であ
れば、再び（ａ）（ｂ）の操作が繰返し行なわれる。

（ｄ）　　テストが終了した場合、集積回路１を、通常
動作のモードに戻さなければならない。そのために必要
なデータを、各選択データ保持／伝播回路９ａ〜９Ｃに
設定する必要がある。この操作は、ＳＳＩＳｌ端子１ら
通常動作を指定するためのデータを、スキャンパス選択
データ伝搬経路上をシリアルに伝搬することにより行な
われる。この操作は前述の「選択データシフトイン」の
操作とまったく同様である。ただし、後述する理由に基
づいて、各スキャンパスのすべてが選択状態に設定され
る。

以上の動作は、第６図において「選択データシフトアウ
ト」として表現されている。

（３）　通常動作モード 第３図を参照して、たとえば５ＲＬ４ａはＤＩ端子１５
とＤｏ端子１８との間に挿入されている。

ＤＩ端子１５は、機能モジュール３ａの前段の機能モジ
ュールの出力に接続されている。Ｄｏ端子１８は、機能
モジュール３ａの入力端子に接続されている。

通常動作時は各ＳＲＬは各機能モジュール間でのデータ
の流れに影響を与えてはならない。そのため、５ＲＬ４
ａは、ＤＩ端子１５からＤｏ端子１８までをデータスル
ーとする、単なる非反転ドライバとして動作する必要が
ある。その目的のためＳＴＢ端子４５と、Ｔ２端子４４
とは、ともにＨレベルに固定されなければならない。そ
のためには、制御信号ゲート回路８６が開いており、ス
トローブ信号ＳＴＢとクロックＴ２とが５ＲＬ４ａに印
加される必要がある。したがってラッチ回路８５の出力
がＨレベルになっている必要がある。

そのため前述のようにすべての選択データ保持／伝搬回
路９ａ〜９ｃは選択状態に設定されている必要がある。

すべての選択データ保持／伝搬回路に選択状態を示す信
号がセットされた後、各選択データ保持／伝播回路に加
えられる信号は、以下のように制御される。第４図を参
照して、ＳＴＢ端子６４゜ＴＧ端子６５．Ｔ２端子６６
、ＳＴＩ端子６８゜ＳＳＩＳｌ端子６すべてＨレベルに
固定される。

Ｔ１端子６７はＬレベルに固定される。これにより、ス
トローブ信号、タイミング信号、クロックＴｌ、Ｔ２は
５ＲＬ４ａに伝搬される。

第３図を参照して、Ｔ１端子４８がＬレベルに固定され
ているため、トランスミッションゲート４０は閉じてい
る。ＴＧ端子４３．Ｔ２端子４４゜ＳＴＢ端子４５がす
べてＨレベルに固定されているため、トランスミッショ
ンゲート３９，４１゜４２はすべて開いている。したが
って、５ＲＬ４ａにおいてＤＩ端子１５からＤｏ端子１
８までがデータスルーとなる。

ＤＩ端子１５とＤｏ端子１８との間には、４つのインバ
ータ２９，３１．３３．３７が介在している。ＤＩ端子
１５に入力されるデータは４回の反転の後、入力された
値のままＤｏ端子１８に出力される。すなわち、５ＲＬ
４ａは非反転なドライバとして動作する。

すべてのスキャンパスが選択され、かつすべてのＳＲＬ
が上述の５ＲＬ４ａのように動作する。

したがって、各モジュール間のデータの伝達は阻害され
ず、集積回路１は通常の動作を支障なく行なうことがで
きる。

第７図は、第１図の実施例にかかるテスト回路技術を階
層化設計に応用した際の、集積回路の概略ブロック図で
ある。第７図において、簡単のために、各モジュールの
構成要素としては、本発明にかかるスキャンパスならび
に選択回路によるテスト回路のみが示されている。

集積回路１ｂは、モジュールｌａ、　　２ｄ、　　２ｅ
を含む。モジュール１ａはさらに下層のモジュール２ａ
、２ｂ、２ｃを含む。

モジュール２ａは、シリアルに接続されスキャンパスを
形成する５ＲＬ４ａ〜４ｆと、このスキャンパスと並列
に設けられたバイパス線１１４ａと、バイパス線１１４
ａと５ＲＬ４ｆの出力とに入力が接続されたＭＵＸ５ａ
と、ＭＵＸ５ａに接続されＭＵＸ５ａに対しスキャンパ
スの出力とバイパス線１１４ａの出力とのどちらを選択
するかを指定するための選択データ保持／伝播回路９ａ
とを含む。

モジュール２ｂは同様に、シリアルに接続されスキャン
パスを形成するＳＲＬ４ｇ〜４にと、バイパス線１１４
ｂと、２つの入力がそれぞれバイパス線１１４ｂとスキ
ャンパスの出力とに接続されたＭＵＸ５ｂと、ＭＵＸ５
ｂに接続され、ＭＵＸ５ｂの出力データの選択を指定す
るための選択データ保持／伝搬回路９ｂとを含む。

モジュール２ｃは、シリアルに接続されスキャンパスを
形成する５ＲＬ４１〜４ｒと、バイパス線１１４ｃと、
２つの入力がそれぞれバイパス線１１４ｃとスキャンパ
スの出力とに接続されたＭＵＸ５ｃと、ＭＵＸ５ｃに接
続され、ＭＵＸ５Ｃの出力の選択を指定するための選択
データ保持／伝搬回路９Ｃとを含む。

モジュール１ａには、ＳＳＩ端子１０ａが設けられてい
る。選択データ保持／伝搬回路９ａ、９ｂ、９ｃはＳＳ
Ｉ端子１０ａとＳＳＯ端子１１ａとの間に直列に接続さ
れている。

モジュール１ａはまた、Ｓｌ端子６ａと、ＳＯ端子７ａ
とを有する。５ＲＬ４Ｈの入力はＳｌ端子６ａに接続さ
れている。バイパス線１１４ａの入力も、Ｓｌ端子６ａ
に接続されている。ＭＵＸ５ａの出力はモジュール２ｂ
のＳＲＬ４ｇの入力に接続されている。ＭＵＸ５ａの出
力はまた、バイハス線１１４ｂの入力にも接続されてい
る。

ＭＵＸ５ｂの出力は、モジュール２ｃの５ＲＬ４１の入
力に接続されている。ＭＵＸ５ｂの出力はまた、バイパ
ス線１１４ｃの入力にも接続されている。ＭＵＸ５ｃの
出力は、ＳＯ端子７ａに接続されている。

モジュール２ｄは、シリアルに接続されてスキャンパス
を形成する５ＲＬ４ｓ〜４ｕと、機能モジュール１ａの
出カフａに接続されたバイパス線１１４ｄと、２つの入
力がそれぞれバイパス線１１４ｄおよび５ＲＬ４ｕの出
力に接続され、それぞれの出力の一方を選択して出力す
るためのＭＵＸ５ｄと、モジュールｌａのｓｓｏ端子１
１ａとＭＵＸ５ｄとに接続され、ＭＵＸ５ｄによるデー
タの選択を指定するための選択データ保持／伝播回路９
ｄとを含む。５ＲＬ４ｓの入力は、モジュール１ａのＳ
Ｏ端子７ａに接続されている。

モジュール２ｅは、シリアルに接続されスキャンパスを
形成する５ＲＬ４ｖ〜４ｘと、モジュール２ｄのＭＵＸ
５ｄの出力に接続されたバイパス線１１４ｅと、バイパ
ス線１１４ｅと５ＲＬ４ｘの出力とに入力のそれぞれが
接続され、バイパス線１１４ｅの出力と５ＲＬ４ｘの出
力の一方を選択して出力するためのＭＵＸ５ｅと、モジ
ュール２ｄの選択データ保持／伝搬回路９ｄの出力と、
ＭＵＸ５ｅとに接続され、ＭＵＸ５ｅによるデータの選
択を指定するための選択データ保持／伝搬回路９ｅとを
含む。５ＲＬ４ｖの入力は、モジュール２ｄのＭＵＸ５
ｄの出力に接続されている。

集積回路１ｂは、ＳＳＩ端子１０．ＳＩ端子６ｂ、ｓｏ
端子７ｂ、ＳＳＯ端子１１を有する。モジュール１ａの
ＳＳＩ端子１０ａは、集積回路１ｂのＳＳＩ端子１０に
接続される。モジュール１ａのＳｌ端子６ａは、集積回
路１ｂのＳＩ端子６ｂに接続される。モジュール２ｅの
ＭＵＸ５ｅの出力はＳＯ端子７ｂに接続される。選択デ
ータ保持／伝搬回路９ｅの出力はＳＳＯ端子１■に接続
される。

ＳＳＩ端子１０からＳＳＯ端子１１までは、選択データ
保持／伝搬回路９ａ〜９ｅによって形成される１つのス
キャンパス選択信号線を形成する。

モジュール１ａのＳＩ端子６ａからＳＯ端子７ａまでは
、５ＲＬ４ａ〜４ｒによって形成されるスキャンパスを
有する。

集積回路１ｂは、８１端子６ｂからＳＯ端子７ｂまでの
間に、互いにシリアルに接続された、モジュール１ａの
スキャンパス、モジュール２ｄのスキャンパス、モジュ
ール２ｅのスキャンパスによって形成された１本のスキ
ャンパスを有する。

各モジュール２ａ〜２ｅの有するスキャンパスのそれぞ
れには、バイパス線１１４ａ〜１１４ｅが形成されてい
る。スキャンパスの出力とバイパス線の出力とはＭＵＸ
５ａ〜５ｅによって選択される。ＭＵＸによる信号線の
選択は、選択データ保持／伝搬回路９ａ〜９ｅによって
指定される。

この集積回路１ｂにおいて特徴的なことは、選択データ
保持／伝搬回路９ａ〜９ｅはすべて１本の接続線で接続
されているということである。また、他の特徴は、下層
のモジュール１ａは３つの最下層モジュール２ａ〜２ｃ
を含むが、その構造はモジュールｌ　ａ’を単独の集積
回路として設計した場合の構造とまったく同一であると
いうことである。同様に最下層のモジュール２ａ〜２ｃ
の構造も、それぞれを単独で設計した場合の構造とまっ
たく同一であって、階層化設計に伴ってその構造に何ら
かの変更を施す必要はない。

第７図を参照して明らかなように、最下層のモジュール
にのみＭＵＸ、選択データ保持／伝搬回路を設けること
が必要なだけである。上位モジュールを設計する場合に
は新たな構成要素を導入する必要はない。各選択データ
保持／伝搬回路は単一の接続線によって接続されており
、複雑な配線を要することがない。そのため、従来の集
積回路の階層化設計と比較してレイアウト効率を高める
ことが可能である。

第８図は、本発明にかかる集積回路装置を用いて階層化
設計を行なった際の、集積回路の模式的平面図である。

既に従来の項において説明された第３２図と対比すると
、本発明による集積回路の利点がより明瞭となる。

下層の集積回路をモジュール１ａとして取込み、他のモ
ジュールを複数配置した場合でも、集積回路１ｂにおい
て必要とされるテストのための配線は、各機能モジュー
ルをシリアルに接続するものだけでよい。そのため、第
３２図に示される集積回路のように、配線が１か所に集
中することもなく、あるいはテストのためのピン数が対
処不能なほど増加することもない。そのため、単独の集
積回路を設計する際はもとより、階層化設計においても
従来と比較して遥かに容易に集積回路を設計することが
できる。

以上、この発明の集積回路の一実施例が詳細に説明され
たが、この発明は上述の実施例に限定されるものではな
い。たとえば、ＳＲＬや、あるいは選択データ保持／伝
搬回路の構造は、上述の実施例に限定されず種々のもの
が用いられ得る。

たとえば、上述の実施例においては非選択のスキャンパ
ス（バイパス線が選択されているスキャンパス）は、テ
スト時にシフト動作を一切行なわない。これは、前述の
ように非テスト回路ブロックに予期しないデータが入力
されたり、不要な消費電力が発生したりすることを阻止
するためである。しかし、このようなことが不必要な場
合、非選択のスキャンパスがシフト動作を行なってもよ
い場合があり得る。第９図、第１０図はそのような場合
の選択データ保持／伝搬回路および、テスト回路を示す
回路ブロック図である。

第９図を参照して、この実施例にかかる選択データ保持
／伝搬回路９　ａ　／　は、第４図に示される選択デー
タ保持／伝搬回路９ａと以下の点で異なっている。選択
データ保持／伝搬回路９ａ’　は、第４図における制御
信号ゲート回路８６を含まない。また、トランスフアゲ
−）７０のゲートには、ＳＴ２端子１０５から、クロッ
クＳＴ２が印加される。クロックＳＴＩ、ＳＴ２はノン
オーバーラツプな２相クロツクである。その他の点では
、選択データ保持／伝搬回路９ａ’　は第４図に示され
る選択データ保持／伝搬回路９ａと同一である。

同一の部品には同一の参照番号が付されている。

それらの機能および名称も同一である。したがって、こ
こではそれらについての詳細な説明は繰返されない。

クロックＳＴ２は、テスト回路が第５図に示されるテス
トデータシフトインのモード、あるいはテスト結果シフ
トアウトの動作モードにあるときには、クロックＴ２と
同じクロックとなる。選択データ保持／伝搬回路９ａ′
　は第４図に示される選択データ保持／伝搬回路９ａと
同様の動作を行なう。すなわち、ＳＳＩ端子６９から入
力されるデータが、ラッチ回路８４．ラッチ回路８５を
経てＳＳＯ端子７５までシリアルに伝搬される。

所望のデータがラッチ回路８５に設定されたとき、ＳＥ
Ｌ端子７６からは、ＭＵＸ５ａに与えられる選択信号が
出力される。

第１０図を参照して、各５ＲＬ４ａ〜４ｆには、選択デ
ータ保持／伝搬回路９ａ′を介さずに、制御信号入力端
子２３〜２６を介して、直接ストローブ信号、タイミン
グ信号、クロックＴｌ、　　Ｔ２が印加される。

テスト時には、５ＲＬ４ａ〜４ｆからなるスキャンパス
が選択されているか否かにかかわらず、各５ＲＬ４ａ〜
４ｆはストローブ信号、タイミング信号、クロックＴ１
、Ｔ２に応答してシフト動作を行なう。５ＲＬ４ａ〜４
ｆが設定されているモジュールがテスト対象となってい
ない場合でも、そのモジュールに入力されるデータは様
々に変化する。テスト対象となっていない機能モジュー
ルも、入力の変化によって動作し得るため、一定の電力
を消費する。そのため、テスト対象の機能モジュールの
みの消費電力を厳密に測定することはできない。しかし
ながら、そのような利点が不要であるならば、第９図、
第１Ｏ図に示されるような構造を採用することにより、
集積回路が簡単な構造で設計でき、かつ短時間で所望の
モジュールのテストをできるというメリットがある。

以上説明した実施例においては、スキャンパスとは別に
設けられたスキャンパス選択データ伝搬経路上を選択デ
ータがシリアルに伝搬される構成となっている。しかし
ながら、スキャンパスによってテストデータのみならず
選択データも伝搬させるようにすれば、よりいっそう信
号線の本数およびデータ入出力ピンの数を減らすことが
できる。

そのような実施例を以下に説明する。

第１１図は、この発明の他の実施例にかかる集積回路の
構成を示す概略ブロック図である。なお、この実施例は
、前述したように、５ＲＬ４ａ〜４ｒで形成されるスキ
ャンパスを、テストデータの伝搬経路のみならず、スキ
ャンパス選択データの伝搬経路としても用いるようにし
たものである。

そのため、この第１１図の実施例では、第１図に示す実
施例における選択データ保持／伝搬回路９ａ〜９Ｃに変
えて、選択データ保持回路９０ａ〜９０ｃが設けられて
いる。各選択データ保持回路９０ａ〜９０ｃは、対応す
るモジュールにおけるスキャンパスに接続されてそのス
キャンパスから選択データを受ける。また、第１１図の
実施例には、選択データ設定信号（ＴＳＳ）端子３０１
およびリセット信号（Ｒ３Ｓ）端子３０２が設けられて
いる。ＴＳＳ端子３０１から入力される選択データ設定
信号およびＲ３Ｓ端子３０２から入力されるリセット信
号は、それぞれ選択データ保持回路９０ａ〜９０ｃに与
えられる。第１１図に示す実施例のその他の構成は、第
１図に示す実施例の構成と同様であり、相当する部分に
は同一の参照番号を付し、その説明を省略する。

第１２図は、第１１図に示されるモジュール２ａのうち
の、スキャンパス、バイパス線１１４゜選択回路（ＭＵ
Ｘ）５ａおよび選択データ保持回路９０ａからなるテス
ト回路のさらに詳細なブロック図である。

第１２図を参照して、５ＲＬ４ｆの出力端子ＳＯから出
力されるデータは、ＭＵＸ５ａに与えられるとともに、
選択データ取込線２１を介して選択データ保持回路９０
ａにも与えられる。また、選択データ保持回路９０ａに
は、ＴＳＳ端子３０１（第１１図参照）から設定信号が
与えられ、Ｒ３Ｓ端子３０２（第１１図参照）からリセ
ット信号が与えられる。

第１３図を参照して、選択データ保持回路９０ａのより
詳細な構成を説明する。この選択データ保持回路９０ａ
は、第４図に示す選択データ保持／伝搬回路９ａと以下
の点において異なる。すなわち、ＢＤＩ端子７８はｎチ
ャネルトランジスタからなるトランスミッションゲート
６３の入力に接続されている。トランスミッションゲー
ト６３のゲートはＴＳＳ端子７７に接続されている。Ｂ
ＤＩ端子７８は、第１２図に示す選択データ取込線２１
に接続されている。ＴＳＳ端子７７は第１１図に示すＴ
ＳＳ端子３０１に接続されている。

ラッチ回路８４の入力と接地との間には、リセット用ト
ランジスタ８０が介挿されている。このリセット用トラ
ンジスタ８０のゲートは、Ｒ８Ｓ端子７９に接続されて
いる。Ｒ８Ｓ端子７９は、第１１図に示すＲ８Ｓ端子３
０２に接続されている。

ラッチ回路８４の出力は、ＳＥＬ端子７６に接続される
とともに、ＮＡＮＤゲート５１〜５４の各一方入力端に
接続されている。第１３図に示す選択データ保持回路９
０ａのその他の構成は、第４図に示す選択データ保持／
伝搬回路９ａと同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。なお、他の選択デ
ータ保持回路９０ｂ、９０Ｃも第１３図に示す選択デー
タ保持回路９０ａと同様の構成である。

上記のごとく、選択データ保持回路９０ａには、選択デ
ータ保持／伝搬回路９ａに設けられているトランスミッ
ションゲート７０およびラッチ回路８５が設けられてい
ない。これは、選択データ保持回路９０ａは選択データ
を保持できればよく、伝搬させる必要はないからである
。

次に、第１１図〜第１３図に示す実施例の動作を、第１
４図および第１５図に示すタイミングチャートを参照し
ながら説明する。本実施例の集積回路におけるテスト回
路は、第１図に示す実施例と同様に、どのスキャンパス
を選択するかを定めるためのスキャンパス選択モードと
、選択されたスキャンパスによって機能モジュールをテ
ストするための機能モジュールテストモードと、集積回
路装置を通常の機能で動作させるための通常動作モード
との３つの動作モードを有する。以下、順に各動作モー
ドの詳細を説明する。

（１）　スキャンパス選択モード このスキャンパス選択モードにおいては、各ＭＵＸ５ａ
〜５ｃを制御するための選択データがスキャンパス上を
伝搬されて各選択データ保持回路９０ａ〜９０ｃに設定
される。そのため、まず初めにすべてのＭＵＸ５ａ〜５
Ｃがバイパス線ではなくスキャンパスの出力を選択して
いる状態になっている必要がある。そのため、Ｒ８Ｓ端
子３０２から入力されるリセット信号がＨレベルに活性
化される。

第１３図を参照して、たとえば選択データ保持回路９０
ａは以下のように動作する。Ｒ８Ｓ端子７９から入力さ
れるリセット信号がＨレベルであるため、リセット用ト
ランジスタ８０がオン状態とされる。これによって、ラ
ッチ回路８４の出力電位はＨレベルに固定される。ラッ
チ回路８４のＨレベル出力はＳＥＬ端子７６を介してＭ
ＵＸ５ａに与えられる。ＭＵＸ５ａは与えられた選択信
号がＨレベルであるので、スキャンパスからの出力すな
わち５ＲＬ４　ｆの出力を選択してＳＯ端子１３に出力
する。他の選択データ保持回路９０ｂおよび９０ｃにお
いてもまったく同様の動作が行なわれる。この間の動作
は、第１５図の「リセット」のサイクルで示されている
。

すべてのＭＵＸ５ａ〜５Ｃにおいてスキャンパスの出力
が選択された後、第１１図におけるＳＩ端子６から選択
データがシリアルに入力される。

それとともに、ノンオーバーラツプな２相クロックＴｌ
、Ｔ２が、Ｔ１端子６７、Ｔ２端子６６から入力される
。このとき、ラッチ回路８４の出力電位はＨレベルであ
るため、制御信号ゲート回路８６は開いた状態となって
いる。したがって、クロックＴｌ、Ｔ２が制御信号ゲー
ト回路８６を介して各ＳＲＬに与えられる。したがって
、各ＳＲＬ４ａ〜４ｒは、クロックＴｌ、Ｔ２に同期し
てシフト動作を行なう。その結果、ＳＩ端子６から入力
された選択データがスキャンパス上を順次シフトされて
いく。この間の動作は、第１５図における「選択データ
シフトイン」のサイクルに示されている。

ＳＩ端子６から入力された選択データが、各スキャンパ
スにおける最下位ビット（Ｌ　Ｓ　Ｂ）にあたる５ＲＬ
４ｆ、４におよび４ｒに伝搬されると、ＴＳＳ端子３０
１から各選択データ保持回路９０ａ〜９０ｃに与えられ
る選択データ設定信号がＨレベルに活性化される。これ
によって、５ＲＬ４ｆ、４におよび４ｒに保持された選
択データが、それぞれ、選択データ保持回路９０ａ、９
０ｂおよび９０ｃに取込まれて保持される。たとえば、
第１３図を参照して、選択データ保持回路９０ａについ
て説明すると、選択データ設定信号がＨレベルになるこ
とにより、トランスミッションゲート６３がオン状態と
なる。その結果、５ＲＬ４ｆから選択データ取込線２１
を介して伝搬されてきた選択データがインバータ６０１
で反転された後ラッチ回路８４に取込まれて保持される
。この間の動作は、第Ｉ５図の「選択データ取込」のサ
イクルに示されている。

このようにして選択データ保持回路９０ａ〜９０ｃに設
定された選択データによって各ＭＵＸ５ａ〜５ｃの選択
状態が制御される。たとえば、これから機能モジュール
３ａの機能テストを行なおうとする場合、テストに必要
なＳＲＬはモジュール２ａに属する５ＲＬ４ａ〜４ｆだ
けである。したがって、このスキャンパス選択モードに
おいては、ＭＵＸ５ａのみがスキャンパスの出力を選択
するように選択データが設定される。その他のスキャン
パスは非選択状態に設定され、テストデータはバイパス
線を伝搬するように設定される。他の機能モジュールの
機能テストを行なう場合も同様であり、その機能モジュ
ールに対応するスキャンパスのみが選択状態となるよう
に選択データが設定される。

（２）　機能モジュールテストモード たとえば、第１１図に示される機能モジュール３ａにつ
いて、テストを行なわない場合と、テストを行なう場合
とが、以下に区分して説明される。

（ａ）　　機能モジュール３ａがテスト対象として選択
されない場合 この場合、ラッチ回路８４に設定されるデータはＬレベ
ルである。したがって、ＳＥＬ端子７６からＭＵＸ５ａ
に出力されている選択信号はＬレベルである。ＭＵＸ５
ａは、バイパス線１１４の出力を選択してＳＯ端子１３
に出力する。したがって、ＳＩ端子１２から入力される
データはそのままＳＯ端子１３に出力される。

ラッチ回路８４の出力がＬレベルであるため、制御信号
ゲート回路８６は、ストローブ信号、タイミング信号、
クロックＴＩ、Ｔ２を一切５ＲＬ４ａ〜４ｆに伝搬しな
い。したがって、５ＲＬ４ａ〜４ｆは一切動作せず、機
能モジュール３ａの入力および出力の状態は、同じ状態
を保つ。

このようにすることにより、テスト対象以外の回路ブロ
ックに予期しないデータが入力されることが抑えられる
。また、ある回路ブロックのみの消費電力を測定する際
などに、他の回路ブロックをすべて非選択状態としてそ
の消費電力を０としておくことが可能となる。

（ｂ）　　機能モジュール３ａがテスト対象として選択
される場合 この場合、ラッチ回路８４にはＨレベルの選択データが
設定される。選択データ保持回路９０ａはＳＥＬ端子７
６を介してＭＵＸ５ａにＨレベルの選択信号を送出する
。ＭＵＸ５ａは、選択信号に応答してスキャンパスの出
力を選択し、ＳＯ端子１３に出力する。

制御信号ゲート回路８６は、ラッチ回路８４の出力がＨ
レベルであるため、すべて開いた状態となる。ストロー
ブ信号、タイミング信号、クロックＴｌ、７２などはゲ
ート回路８６を経て５ＲＬ４ａ〜４ｆに与えられる。

この実施例におけるＳＲＬは、第３図に示すＳＲＬと同
様の構成を有している。この第３図を参照して、たとえ
ば５ＲＬ４ａのインバータ３０には、Ｓｌ端子１２（第
Ｉ２図参照）から入力されるテストデータが、Ｓｌ端子
４７を介して入力されている。クロックＴ１がＨレベル
になることにより、トランスミッションゲート４０が開
く。これにより、テストデータはラッチ回路８１に取込
まれる。

クロックＴ２がＴ２端子４４からトランスミッションゲ
ート４１のゲートに印加される。これにより、トランス
ミッションゲート４１が開き、ラッチ回路８１に保持さ
れたデータがラッチ回路８２に伝搬される。ラッチ回路
８２の出力はインバータ３８．Ｓｏ端子５０を介して後
続する５ＲＬ４ｂに出力されている。

クロックＴｌ、Ｔ２を５ＲＬ４ａに交互に印加すること
により、テストデータがＳｌ端子４７゜ラッチ回路８１
．８２．Ｓｏ端子５０を介して後の回路に伝搬される。

したがって、５ＲＬ４ａ〜４ｆからなるスキャンパス上
を、テストデータが次々とシリアルに伝搬されていく。

Ｓｌ端子１２からテストデータをスキャンパスに順次入
力していくことにより、各５ＲＬ４ａ〜４ｆに所望のテ
ストデータがセットされる。このテストデータはラッチ
回路８２にインバータ３３の出力電位として保持される
。

以上の動作は、第１４図において「テストデータシフト
イン」のサイクルとして示されている。

続いて、タイミング信号がＴＧ端子４３を介してトラン
スミッションゲート４２に印加される。

ラッチ回路８２に保持されていたデータは、ラッチ回路
８３に伝搬され、さらにインバータ３７で反転されてＤ
ｏ端子１８から出力される。Ｄｏ端子１８は機能モジュ
ール３ａ（第１１図）の入力端子に接続されており、機
能モジュール３ａにテストデータを与える。

機能モジュール３ａは、入力端子から印加されたテスト
データに応じて動作し、結果を出力端子に出力する。機
能モジュール３ａの出力端子は、たとえば５ＲＬ４ａの
ＤＩ端子１５に接続されている。

第１４図の「テスト実行」のサイクルで示されているよ
うに、タイミング信号がＬレベルに戻された後、データ
の取込を指定するストローブ信号がＳＴＢ端子４５から
５ＲＬ４ａのトランスミッションゲート３９に印加され
る。応じて、トランスミッションゲート３９が開き、Ｄ
Ｉ端子１５から入力されるデータはラッチ回路８１に保
持される。この間、クロックＴ１はＬレベルに保持され
ている。ラッチ回路８１には、機能モジュール３ａの出
力データが保持される。その後、ストローブ信号はＬレ
ベルに戻される。

続いて、クロックＴ２がＴ２端子４４からトランスミッ
ションゲート４１に印加される。そのため、トランスミ
ッションゲート４１が開き、ラッチ回路８１の保持デー
タがラッチ回路８２に与えられる。続いて、ノンオーバ
ーラツプな２相クロックＴｌ、Ｔ２がトランスミッショ
ンゲート４０゜４１のゲートにそれぞれ印加される。応
じて、ラッチ回路８２の保持データはＳＯ端子５０から
後続の５ＲＬ４ｂに出力される。前述のテストデータシ
フトインのときの動作と同様に、各５ＲＬ４ａ〜４ｆは
、ＳＩ端子から入力されるデータを次々とＳＯ端子から
出力する。その結果、５ＲＬ４ｆからＭＵＸ５ａに、各
５ＲＬ４ａ〜４ｆに保持されていたテスト結果のデータ
がシリアルに出力される。

第１２図を参照して、前述のようにＭＵＸ５ａはスキャ
ンパス側のデータを出力するように設定されている。そ
のため、テスト結果のデータはＳＯ端子１３に出力され
る。すなわち、集積回路１（第１１図）において、ＳＩ
端子６から入力されたテストデータに基づいて所望の機
能モジュールのテストが行なわれたとき、テスト結果は
スキャンパスをシリアルに移動して、ＳＯ端子７からシ
リアルに出力される。ＳＯ端子７の出力を予め用意され
た答と照合することによりテスト結果を知ることができ
る。

以上のサイクルは、第１４図において「テスト結果シフ
トアウト」のサイクルとして示されている。

以上の操作は機能モジュール３ａのすべてのテストパタ
ーンが終了するまで続けられる。

（Ｃ）　　機能モジュール３ａのテストが終了し、さら
に他の機能モジュールのテストを行なうことが必要であ
れば、再び（ａ）および（ｂ）の操作が繰返し行なわれ
る。

（ｄ）　　テストが終了した場合、集積回路１（第１１
図）を、通常動作のモードに戻さなければならない。そ
のために必要なデータを、各選択データ保持回路９０ａ
〜９０ｃに設定する必要がある。この操作は、Ｓ■端子
６から通常動作を指定するためのデータを入力し、スキ
ャンパス上をシリアルに伝搬させることにより行なわれ
る。この操作は前述の「スキャンパス選択モード」の操
作とまったく同様である。

（３）　通常動作モード 通常動作モードにおいては、各ＳＲＬは各機能モジュー
ル間でのデータの流れに影響を与えてはならない。した
がって、この通常動作モードにおいては、すべての５Ｒ
Ｌ４ａ〜４ｒは、それぞれのＤＩ端子とＤｏ端子までを
データスルーとする、単なる非反転ドライバとして動作
するように制御される。

上記のような状態にするために、まずＲ８Ｓ端子３０２
がＨレベルに固定される。これによって、たとえば第１
３図の選択データ保持回路９０ａでは、リセット用トラ
ンジスタ８０がオンし、ラッチ回路８４の入力がＬレベ
ルに接地される。そのため、ラッチ回路８４の出力電位
はＨレベルになる。これに応答して、制御信号ゲート回
路８６は開いた状態になる。一方、ＳＴＢ端子６４．Ｔ
Ｇ端子６５．Ｔ２端子６６はＨレベルに固定され、Ｔｌ
端子６７はＬレベルに固定される。このとき制御信号ゲ
ート回路８６は開いた状態になっているので、第３図に
おけるＴＧ端子４３．Ｔ２端子４４、ＳＴＢ端子４５は
Ｈレベルに固定され、Ｔ１端子４８はＬレベルに固定さ
れる。そのため、トランスミッションゲー）４０は閉じ
ており、トランスミッションゲート３９．４１．４２は
すべて開いている。したがって、５ＲＬ４ａにおいてＤ
Ｉ端子１５からＤＯ端子１８までがデータスルーとなる
。

ＤＩ端子１５とＤｏ端子１８との間には、４つのインバ
ータ２９．３１，３３．３７が介在している。ＤＩ端子
１５に入力されるデータは、４回の反転の後、入力され
た値のままＤｏ端子１８に出力される。すなわち、５Ｒ
Ｌ４ａは非反転なドライバとして動作する。

他の５ＲＬ４ｂ〜４ｒについても、上記５ＲＬ４ａと同
様に動作する。したがって、各機能モジュール間のデー
タの伝達は阻害されず、第１１図に示す集積回路１は通
常の動作を支障なく行なうことができる。

第１６図は、第１１図の実施例にかかるテスト回路技術
を階層化設計に応用した際の、集積回路の概略ブロック
図である。第■６図では、簡単のために、各モジュール
の構成要素としては、各モジュールにおけるテスト回路
部分のみが示されている。

第１６図に示す集積回路１ｂは、第７図に示す集積回路
１ｂと以下の点を除いて同じ構成を有している。すなわ
ち、選択データ保持／伝搬回路９ａ〜９ｅに代えて選択
データ保持回路９０ａ〜９０ｅが設けられている。ＳＳ
Ｉ端子１０．ＳＳＯ端子１１、およびこれらＳＳＩ端子
１０とＳＳＯ端子１１との間を各選択データ保持／伝搬
回路９ａ〜９ｅを直列に結ぶ信号線は削除されている。

第１６図の集積回路１ｂでは、ＴＳＳ端子３０１および
Ｒ３Ｓ端子３０２が設けられている。これらＴＳＳ端子
３０１およびＲ３Ｓ端子３０２は、各選択データ保持回
路９０ａ〜９０ｅに接続されている。

第１６図に示す集積回路１ｂは、第７図に示す集積回路
１ｂと同様に以下のような利点を有する。

第１６図に示す集積回路１ｂにおける下層のモジュール
１ａは３つの最下層モジュール２ａ〜２Ｃを含むが、そ
の構造はモジュール１ａを単独の集積回路として設計し
た場合の構造とまったく同一である。同様に最下層のモ
ジュール２ａ〜２Ｃの構成も、それぞれを単独で設計し
た場合の構造とまったく同一であって、階層化設計にと
もなつてその構造に何らかの変更を施す必要はまったく
ない。

また、第１６図から明らかなように、最下層のモジュー
ルのみにＭＵＸ、選択データ保持回路を設けることが必
要なだけである。上位モジュールを設計する場合には新
たな構成要素を導入する必要はない。各選択データ保持
回路にはスキャンパスを介して選択データが伝搬される
ため、複雑な配線を要することがない。そのため、従来
の集積回路の階層化設計と比較してレイアウト効率を高
めることが可能である。

以上説明した各実施例においては、バイパス線が選択さ
れたモジュールでは、データはＭＵＸのみを伝搬する。

このとき、伝搬されるデータにはＭＵＸによる遅延（ｔ
ｐｄ）が生じる。したがって、バイパス線が選択された
モジュールがｎ個連続する場合、合計（ｔｐｄＸｎ）の
遅延が生じることになる。この遅延時間が各スキャンパ
スのシフトサイクル時間と比較して十分量さい場合は、
シフト動作に影響を与えることはない。しかし、たとえ
ば第１７図に示すように、遅延時間がシフトサイクルと
比較しても無視できないような場合、正常なデータをシ
フトさせることができなくなる。

一方、正常なデータ伝搬を行なうために、シフトサイク
ル時間を遅らせた場合は、シフト時間が増大するといっ
た別の問題が生じる。

そこで、バイパス線の連続によって生じる伝搬遅延（ｔ
ｐｄＸｎ）が次のデータ更新タイミング（クロックＴ１
のＨレベル期間）よりも長くなるｎの値（これをｍとす
る）を予め求めておき、連続して選択されるバイパス線
の本数がｍ以上になる場合（第１８図（ａ）の場合）は
、連続するバイパス線の途中にシフト動作のみを行なう
ダミーレジスタＤＲを挿入することによって（第１８図
（ｂ）参照）、正常なデータ伝搬を保証することができ
る。すなわち、第１８図（ｂ）を参照して、連続して選
択されるｎ本のバイパス線は、ダミーレジスタＤＲが挿
入されることにより、前半のｎ１本と後半のｎ２本とに
分割される。したがって、５ＲＬ４ｘとダミーレジスタ
ＤＲとの間ではｔｐｄｘｎｌの遅延が生じ、ダミーレジ
スタＤＲと５ＲＬ４Ｙとの間ではｔｐｄＸｎ２の遅延が
生じる。

ここで、ｎｌ、ｎ２は、いずれもｍよりも小さいので、
遅延時間ｔｐｄｘｎｌ、ｔｐｄｘｎ２は、いずれもシフ
ト動作に影響を与えることのない遅延時間に抑えられて
いる。したがって、第１８図に示すような実施例によれ
ば、シフトサイクル時間を遅らせることなく、正常なデ
ータ伝搬を保証することができる。

ところで、第１８図（ｂ）に示すようなダミーレジスタ
ＤＲを新たに設けることは、回路素子の追加を意味し、
回路規模の増加を招く。そこで、各スキャンパスを構成
するＳＲＬのいずれかをダミーレジスタとして用いるよ
うにすれば、構成の追加なしに第１８図に示す実施例と
同様の効果を得ることができる。そのような実施例を以
下に説明する。

第１９図は、この発明のさらに他の実施例の構成を示す
概略ブロック図である。この第１９図に示す実施例は、
各スキャンパスを構成するＳＲＬの一部をダミーレジス
タとして用いている。そのため、バイパス線１１４ａは
、その一端が５ＲＬ４ａの出力端に接続され、その他端
がＭＵＸ５ａの一方入力端に接続されている。バイパス
線１１４ｂは、その一端がＳＲＬ４ｇの出力端に接続さ
れ、その他端がＭＵＸ５ｂの一方入力端に接続されてい
る。バイパス線１１４Ｃは、その一端が５ＲＬ４１の出
力端に接続され、その他端がＭＵＸ５Ｃの一方入力端に
接続されている。選択データ保持回路９０ａ′〜９００
′には、それぞれ、バイパス線１１４ａ〜１１４ｃを介
して、選択データが伝搬される。各選択データ保持回路
には、ＴＳＳ端子３０１を介して選択データ設定信号が
与えられ、Ｒ８Ｓ端子３０２を介してリセット信号が与
えられる。さらに、各選択データ保持回路には、バイパ
ス線選択信号（Ｂ　Ｓ　Ｓ）端子３０３からバイパス線
選択信号が与えられる。第１９図に示す実施例のその他
の構成は、第１１図に示す実施例の集積回路装置と同様
であり、相当する部分には同一の参照番号を付し、その
説明を省略する。

第２０図は、第１９図におけるモジュール２ａ内のテス
ト回路部分の構成を示すブロック図である。図において
、５ＲＬ４ａのＳＯ端子は、バイパス線１１４ａを介し
てＭＵＸ５ａの一方入力端に接続される。さらに、５Ｒ
Ｌ４ａのＳＯ端子は、選択データ取込線２１を介して選
択データ保持回路９０ａ′のＢＤＩ端子に接続される。

ＢＳＳ端子３０３は、選択データ保持回路９０ａ′のＢ
ＳＳ端子に接続されている。制御信号入力端子２５゜２
６は、選択データ保持回路９０ａ′のＴ２端子。

Ｔ１端子に接続されるとともに、５ＲＬ４ａのＴ２端子
、Ｔｌ端子にも接続されている。第２０図に示すテスト
回路のその他の構成は、第１２図に示すテスト回路と同
様であり、相当する部分には同一の参照番号を付し、そ
の説明を省略する。

なお、他のモジュール２ｂおよび２ｃにおけるテスト回
路も、第２０図に示すテスト回路と同様の構成である。

第２１図は、第１９図に示す選択データ保持回路９０ａ
′のより詳細な構成を示す回路図である。

図において、ラッチ回路８４の出力端、すなわちインバ
ータ５９の出力端と接地との間には、ｎチャネルトラン
ジスタ８８が介挿されている。このトランジスタ８８の
ゲートは、ＢＳＳ端子８９に接続されている。選択デー
タ保持回路９０ａ′のその他の構成は、第１３図に示す
選択データ保持回路９０ａと同様であり、相当する部分
には同一の参照番号を付し、その説明を省略する。

なお、その他の選択データ保持回路９０ｂ′および９０
ｃ’についても、第２１図に示す選択データ保持回路９
０ａ’　と同様の構成である。

次に、第１９図〜第２１図に示す実施例の動作を説明す
る。なお、本実施例においても、前述の実施例と同様に
、（１）スキャンパス選択モードと、（２）機能モジュ
ールテストモードと、（３）通常動作モードとにわけて
動作説明を行なう。

（１）　スキャンパス選択モード まず、ＢＳＳ端子３０３にＨレベルの電圧が印加され、
各選択データ保持回路９０ａ′〜９０ｃ′が、それぞれ
バイパス線１１４ａ〜１１４Ｃを選択するように制御さ
れる。

たとえば、選択データ保持回路９０ａ′について説明す
ると、ＢＳＳ端子８９がＨレベルとなることにより、ト
ランジスタ８８がオン状態とされる。これにより、ラッ
チ回路８４の出力端の電位がＬレベルに固定される。そ
のため、ＳＥＬ端子７６から選択信号線２８を介してＭ
ＵＸ５ａにはＬレベルの選択信号が与えられる。したが
って、ＭＵＸ５ａは、バイパス線１１４ａを選択する。

なお、他のモジュール２ｂおよび２Ｃにおけるテスト回
路も上記と同様の動作を行なう。

次に、ＳＩ端子６から、スキャンパスの数に等しいビッ
ト数の選択データがシリアルに入力される。このとき、
ノンオーバーラツプな２相クロックＴｌ、Ｔ２が５ＲＬ
４ａ、４ｇ、４１にのみ与えられる。そのため、選択デ
ータはこれら５ＲＬ４ａ、４ｇ、４１を伝搬されていく
。各スキャンパスにおける選択データ伝搬ビット、すな
わち５ＲＬ４ａ、４ｇ、４１に所望の選択データが伝搬
されると、ＴＳＳ端子３０１にＨレベルの信号が印加さ
れる。これにより、各選択データ保持回路９０ａ′〜９
００′にＨレベルの選択データ設定信号が与えられる。

このとき、たとえば選択データ保持回路９０ａ′では、
ＴＳＳ端子７７がＨレベルとなり、トランスミッション
ゲート６３がオン状態となる。そのため、５ＲＬ４ａか
らＢＤＩ端子７８に与えられる選択データが、インバー
タ６０１で反転された後、ラッチ回路８４に与えられる
。したがって、ラッチ回路８４は、５ＲＬ４ａから伝搬
されてくるデータの反転データを選択データとして保持
する。

なお、他の選択データ保持回路９０ｂ′および９０ｃ′
についても上記と同様の動作が行なわれる。

以上の動作により、各選択データ保持回路９０ａ′〜９
００′には、選択データが設定される。

ところで、第１１図に示す実施例では、ＳＩ端子６から
入力された選択データが、各スキャンパスにおけるすべ
てのビットすなわちすべてのＳＲＬを伝搬する構成とな
っていたが、これに対し、第１９図の実施例では、入力
された選択データは、３ビツトすなわち５ＲＬ４ａ、４
ｇ、４１のみを伝搬する構成となっている。そのため、
第１９図に示す実施例は、第１１図に示す実施例に比べ
て、選択データの伝搬経路長が短くなっており、選択デ
ータを迅速に各選択データ保持回路に設定することがで
きる。

（２）　機能モジュールテストモード たとえば、第１９図に示される機能モジュール３ａにつ
いて、テストを行なわない場合と、テストを行なう場合
とが、以下に区分して説明される（ａ）　　機能モジュ
ール３ａがテスト対象として選択されない場合 この場合、ラッチ回路８４に設定されるデータはＬレベ
ルである。したがって、ＳＥＬ端子７６からＭＵＸ５ａ
に出力されている選択信号はＬレベルである。そのため
、ＭＵＸ５ａは、バイパス線１１４ａの出力を選択して
ＳＯ端子１３に出力する。このとき、５ＲＬ４ａには、
ノンオーバーラツプな２相クロックＴｌ、Ｔ２が与えら
れている。したがって、５ＲＬ４ａは、ＳＩ端子１２か
ら入力されたデータを、クロックＴｌ、Ｔ２に同期して
保持し、かつシフトさせる。そのため、Ｓ■端子１２か
ら入力されたデータは、５ＲＬ４ａおよびＭＵＸ５ａを
介してＳＯ端子１３から出力される。

一方、ラッチ回路８４の出力がＬレベルであるため、制
御信号ゲート回路８６は、ストローブ信号、タイミング
信号、クロックＴｌ、Ｔ２を一切５ＲＬ４ｂ〜４ｆに伝
搬しない。したがって、５ＲＬ４ｂ〜４ｆは一切動作し
ない。

（ｂ）　　機能モジュール３ａがテスト対象として選択
される場合 この場合、ラッチ回路８４にはＨレベルの選択データが
設定される。選択データ保持回路９０ａ′はＳＥＬ端子
７６を介してＭＵＸ５ａにＨレベルの選択信号を送出す
る。ＭＵＸ５ａは、選択信号に応答してスキャンパスの
出力を選択し、ＳＯ端子１３に出力する。

制御信号ゲート回路８６は、ラッチ回路８４の出力がＨ
レベルであるため、すべて開いた状態となる。ストロー
ブ信号、タイミング信号、クロックＴｌ、Ｔ２などはゲ
ート回路８６を介して５ＲＬ４ｂ〜４ｆに与えられる。

また、ストローブ信号、タイミング信号がゲート回路８
６を介して５ＲＬ４ａに与えられる。なお、５ＲＬ４ａ
には、クロックＴｌ、Ｔ２が、選択データ保持回路９０
ａ′を介することなく直接与えられている。

上記のようにして各５ＲＬ４ａ〜４ｆに与えられた制御
信号に応答して、これら５ＲＬ４ａ〜４ｆで形成される
スキャンパスは、第１４図で示されるように、ＳＩ端子
１２からシリアルに入力されるテストデータを順次シフ
トして所定のＳＲＬに設定する「テストデータシフトイ
ン」の動作と、所定のＳＲＬに設定されたテストデータ
を機能モジュール３ａに与え、かつ機能モジュール３ａ
から出力されるテスト結果データを所定のＳＲＬに取込
んで保持する「テスト実行」の動作と、所定のＳＲＬに
保持されたテスト結果データを順次シフトしてＳＯ端子
１３からシリアルに出力する「テスト結果シフトアウト
」の動作とを行なう。

なお、これら「テストデータシフトイン」、「テスト実
行」、「テスト結果シフトアウト」の各動作の詳細は、
第１１図に示す実施例の場合と同様であるので、重複す
る説明は省略する。

以上の操作は機能モジュール３ａのすべてのテストパタ
ーンが終了するまで続けられる。

（Ｃ）　　機能モジュール３ａのテストが終了し、さら
に他の機能モジュールのテストを行なうことが必要であ
れば、再び（ａ）および（ｂ）の操作が繰返し行なわれ
る。

（ｄ）　　テストが終了した場合、集積回路１（第Ｉ９
図）を、通常動作のモードに戻さなければならない。そ
のために必要なデータを、各選択データ保持回路９０ａ
′〜９００′に設定する必要がある。この操作は、ＳＩ
端子６から通常動作を指定するためのデータを入力し、
スキャンパス上をシリアルに伝搬させることにより行な
われる。

コノ操作は前述の「スキャンパス選択モード」の操作と
まったく同様である。

（３）　通常動作モード 通常動作モードにおける動作は、第１１図に示す実施例
のそれとまったく同様である。すなわち、まずＲ８Ｓ端
子３０２がＨレベルに固定されることにより、各選択デ
ータ保持回路におけるラッチ回路８４の出力端がＨレベ
ルに固定される。これにより、各選択データ保持回路９
０ａ′〜９０ｃ′における制御信号ゲート回路８６がす
べて開いた状態となる。次に、ＳＴＢ端子６４．ＴＧ端
子６５、Ｔ２端子６６がＨレベルに固定され、Ｔ１端子
６７がＬレベルに固定される。これにより各５ＲＬ４ａ
〜４ｒにおいては、ＤＩ端子からり。

端子までがデータスルーとなる。すなわち、すべての５
ＲＬ４ａ〜４ｒは、単なる非反転ドライバとして動作し
、各機能モジュール間でのデータの流れに影響を与えな
い。

以上説明した第１９図〜第２１図の実施例では、機能モ
ジュールテストモードにおいて、スキャンパス非選択（
すなわち、バイパス線選択）のモジュールが複数個連続
したとしても、各スキャンパスにおける少なくとも第エ
ビット目のＳＲＬが第１８図（ｂ）に示すダミーレジス
タとして作用するので、スキャンパス非選択のモジュー
ルにおけるＭＵＸの遅延時間が累積されて正常なデータ
伝搬を阻害するという不都合が解消される。

なお、各スキャンパスにおいてダミーレジスタとして用
いるＳＲＬの数は、１個に限定される必要はなく、たと
えば２個以上であってもよい。

第２２図は、第１９図の実施例にかかるテスト回路技術
を階層化設計に応用した際の、集積回路の概略ブロック
図である。第２２図では、簡単のために、各モジュール
の構成要素としては、各モジュールにおけるテスト回路
部分のみが示されてる。

第２２図に示す集積回路１ｂは、第１６図に示す集積回
路１ｂと以下の点を除いて同じ構成を有している。すな
わち、選択データ保持回路９０ａ〜９０ｅに代えて、選
択データ保持回路９０ａ′〜９０ｅ’が設けられている
。また、ＢＳＳ端子３０３が追加されている。このＢＳ
Ｓ端子３０３は、各選択データ保持回路９０ａ’〜９０
ｅ′に接続されている。バイパス線１１４ａ、１１４ｂ
。

１１４ｃ、１１４ｄおよび１１４ｅの一端は、それぞれ
、５ＲＬ４ａ、４ｇ、４１，４ｓおよび４Ｖの出力端に
接続されている。バイパス線１１４ａ〜１１４ｅの他端
は、ＭＵＸ５ａ〜５ｅのそれぞれの一方入力端に接続さ
れるとともに、選択データ保持回路９０ａ’〜９０ｅ’
　に接続されている。

第２２図に示す集積回路１ｂは、第１６図に示す集積回
路１ｂと同様に以下のような利点を有する。

第１６図に示す集積回路１ｂにおける下層のモジュール
ｌａは３つの最下層モジュール２ａ〜２Ｃを含むが、そ
の構造はモジュール１ａを単独の集積回路として設計し
た場合の構造とまったく同一である。同様に最下層モジ
ュール２ａ〜２ｃの構成も、それぞれを単独で設計した
場合の構造とまったく同一であって、階層化設計に伴っ
てその構造に何らかの変更を施す必要はまったくない。

また、第２２図から明らかなように、最下層のモジュー
ルのみにＭＵＸ、選択データ保持回路を設けることが必
要なだけである。上記モジュールを設計する場合には新
たな構成要素を導入する必要はない。各選択データ保持
回路にはバイパス線を介して選択データが伝搬されるた
め、複雑な配線を要することがない。そのため、従来の
集積回路の階層化設計と比較してレイアウト効率を高め
ることが可能である。

第２３図は、この発明のさらに他の実施例の集積回路に
用いられるテスト回路の構成を示すブロック図である。

図において、この実施例では、制御信号入力端子２３〜
２６から入力される制御信号、すなわちストローブ信号
、タイミング信号。

クロックＴｌ、Ｔ２が、選択データ保持回路を介するこ
となく直接各５ＲＬ４ａ〜４ｆに与えられている。した
がって、各５ＲＬ４ａ〜４ｆは、選択データ保持回路９
０ａ′に保持されているデータにかかわらず、常に動作
状態となる。それゆえに、第１９図に示す実施例のよう
にＲ３Ｓ端子３０２に与えられるリセット信号によって
すべてのＳＲＬを動作状態とする制御は不要となる。し
たがって、第２３図に示す実施例では、Ｒ８Ｓ端子３０
２は削除されており、選択データ保持回路９０ａ’には
リセット信号が導入されていない。

第２４図は、第２３図に示す選択データ保持回路９０ａ
′のより詳細な構成を示す回路図である。

図において、この選択データ保持回路９０ａ′は、第２
１図に示す選択データ保持回路９０ａ′と比べて以下の
点が異なっている。すなわち、選択データ保持回路９０
ａ′には、制御信号ゲート回路８６が設けられていない
。また、選択データ保持回路９０ａ′では、リセット用
トランジスタ８０が設けられていない。

第２３図に示すテスト回路のその他の構成は、第２０図
に示すテスト回路と同様であり、相当する部分には同一
の参照番号を付し、その説明を省略する。、なお、集積
回路に設けられる各モジュールのそれぞれには、第２３
図および第２４図に示す構成と同様のテスト回路が設け
られる。

第２３図に示す実施例では、テスト時において、５ＲＬ
４ａ〜４ｆからなるスキャンパスが選択されているか否
かにかかわらず、各５ＲＬ４ａ〜４ｆはストローブ信号
、タイミング信号、クロックＴｌ、Ｔ２に応答してシフ
ト動作を行なう。そのため、５ＲＬ４ａ〜４ｆが設定さ
れているモジュールがテスト対象となっていない場合で
も、そのモジュールに入力されるデータはさまざまに変
化する。また、テスト対象となっていない機能モジュー
ルも、入力の変化によって動作し得るため、一定の消費
電力を有する。その結果、テスト対象の機能モジュール
のみの消費電力を厳密に測定することはできない。しか
しながら、第２３図および第２４図に示すような構造を
採用することにより、集積回路が簡単な構造で設計でき
るというメリットがある。

この発明は、以上説明した実施例に限定されることはな
く、種々の変形が可能である。以下には、この発明にお
ける他の変形例をいくつか説明する。

（１）　以上説明した実施例では、スキャンパスが各機
能モジュールに対して個別的に設けられ、それぞれ対応
する機能モジュールのテストのみを実行するように構成
されている。しかし、各スキャンパスは、各機能モジュ
ールに対して個別的に設けられずともよく、それぞれ任
意の機能モジュールのテストを行なうように構成されれ
ばよい。

たとえば、あるスキャンパスは、ある機能モジュールに
対してテストデータを与え、他の機能モジュールからの
テスト結果データを取込むように構成されてもよい。ま
た、あるスキャンパスは、複数の機能モジュールに対し
てテストデータを与え、複数の機能モジュールからのテ
スト結果データを取込むように構成されてもよい。

（２）　集積回路装置内の論理回路は、所定ブロックご
とに機能モジュールとしてモジュール化されているが、
各論理回路はモジュール化されていなくともよい。

（３）　以上説明した実施例では、各スキャンパスが複
数ビットすなわち複数のＳＲＬを有して構成されている
が、各スキャンパスは１ビツトで構成されていてもよい
。

（４）　各スキャンパスは、集積回路装置内の論理回路
のテストを行なうだけでなく、たとえば制御点と観測点
間に介在する信号線の断線をチエツクする用途に用いら
れてもよい。

（５）　各スキャンパスを構成するＳＲＬは、集積回路
装置内の制御点および観測点の両方に接続される必要は
なく、いずれか一方にのみ接続されてもよい。

（６）　各スキャンパスは、集積回路装置内のテストの
ために用いられているが、その他の用途に用いられても
よい。たとえば、各スキャンＩくスは、テストデータ以
外のデータ（たとえばシステムデータ）を伝搬させて集
積回路装置内の制御点に与え、観測点から何らかのデー
タを取込んでシフトし外部へ出力するような用途に用い
られてもよい。

（７）　１つのボード上に複数の集積回路装置を搭載し
、各集積回路装置１つまたは複数のスキャンパスを設け
、各集積回路装置間でスキャンパスを直列に接続し、複
数の集積回路装置のテストを同時に行なうようにしても
よい。したがって、１つのチップ上にスキャンパスが１
つだけ設けられる場合もある。

以上総合すれば、この発明は、外部からシリアルに入力
された何らかのデータ（制御点データ）をスキャンパス
によって伝搬させて集積回路装置内の制御点に与え、観
測点から観測点データを取込んでシフトし外部へシリア
ルに出力する構成であればよく、その用途やスキャンパ
スの構造および数は、前述の実施例に限定されるもので
はない。

［発明の効果コ 以上のように、この発明によれば、選択データを伝搬さ
せるための信号線数およびその入出力ピンの数が、集積
回路装置の内部構造に依存せず常に一定であるので、従
来の集積回路装置のように機能モジュールの数が増える
に従って信号線および入出力ピンの数が増大するものに
比べて、配線スペースの縮小化および端子数の低減を図
ることができる。

また、この発明によれば、各シフトレジスタ手段ごとに
選択データ保持手段およびバイパス手段が設けられてい
るので、集積回路装置の内部構造が変更されても、これ
らの各手段をその変更に対応する数だけ増減すればよく
、集積回路装置の設計の負担を軽減することができる。

さらに、この発明によれば、集積回路装置を階層化設計
する際にも、シフトレジスタ手段９還択データ保持手段
およびバイパス手段の構成を何ら変更する必要がなく、
また追加の構成も必要がないので、階層化設計に極めて
適している。

さらに、この発明によれば、選択データ保持手段が、シ
フトレジスタ手段により形成されるデータの伝搬経路の
外部に設けられているので、制御点データまたは観測点
データを伝搬させる際に、選択データ保持手段がデータ
伝搬経路に無駄なビットとして作用せず、制御点データ
および観測点データを迅速に伝搬させることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例にかかる集積回路装置の
概略ブロック図である。 第２図は、第１図に示す実施例において、モジュール２
ａに含まれるテスト回路の構成を示す概略ブロック図で
ある。 第３図は、シフトレジスタラッチの構成の一例を示す回
路図である。 第４図は、第１図に示す選択データ保持／伝搬回路９ａ
のより詳細な構成を示す回路図である。 第５図は、第１図に示す実施例において、シフトレジス
タラッチの動作を示すタイミングチャートである。 第６図は、第１図に示す実施例において、選択データ保
持／伝搬回路の動作を示すタイミングチャートである。 第７図は、第１図に示す実施例のテスト回路技術を階層
化設計に応用した際の、集積回路の概略ブロック図であ
る。 第８図は、第７図に示す階層化設計技術を用いて設計さ
れた集積回路装置の一例を示す概略平面図である。 第９図は、この発明の他の実施例の集積回路装置に用い
られる選択データ保持／伝搬回路の構成を示す回路図で
ある。 第１０図は、この発明の他の実施例において用いられる
テスト回路の構成を示す概略ブロック図である。 第１工図は、この発明の他の実施例に係る集積回路装置
の構成を示す概略ブロック図である。 第１２図は、第１１図に示す実施例において、モジュー
ル２ａにおけるテスト回路の構成を示すブロック図であ
る。 第１３図は、第１１図に示す実施例において用いられる
選択データ保持回路９０ａのより詳細な構成を示す回路
図である。 第１４図は、第１１図に示す実施例におけるシフトレジ
スタラッチの動作を示すタイムチャートである。 第１５図は、第１１図に示す実施例における選択データ
保持回路の動作を示すタイムチャートである。 第１６図は、第１１図に示す実施例のテスト回路技術を
階層化設計に応用した際の、集積回路の概略ブロック図
である。 第１７図は、第１図および第１１図に示すにおいて生じ
る問題を説明するためのタイムチャートである。 第１８図は、この発明のさらに他の実施例の原理を説明
するための図解図である。 第１９図は、この発明のさらに他の実施例にかかる集積
回路装置の構成を示す概略ブロック図である。 第２０図は、第１９図に示す実施例において、モジュー
ル２ａに用いられるテスト回路の構成を示すブロック図
である。 第２王図は、第１９図に示す実施例において用いられる
選択データ保持回路９０ａ’のより詳細な構成を示す回
路図である。 第２２図は、第■９図に示す実施例の回路技術を、階層
化設計に応用した際の、集積回路の構成を示す概略ブロ
ック図である。 第２３図は、この発明のさらに他の実施例の集積回路装
置において用いられるテスト回路の構成を示す概略ブロ
ック図である。 第２４図は、第２３図に示す選択データ保持回路９０ａ
’のより詳細な構成を示す回路図である。 第２５図は、回路規模とテスト時間との関係を示すグラ
フである。 第２６図は、第２５図に示すグラフのモデルとなったチ
ップの構造を示す模式図である。 第２７図は、第２６図に示されるチップの各構成要素の
特徴を示す図である。 第２８図は、従来のテスト回路を組込んだ集積回路の概
略ブロック図である。 第２９図は、従来のテスト回路設計により階層的に設計
された集積回路装置の概略ブロック図である。 第３０図および第３１図は、それぞれ他のテスト回路の
設計手法を用いて設計された集積回路装置の概略ブロッ
ク図である。 第３２図は、従来のテスト回路を用い、かつ階層化設計
により設計された集積回路装置の概略平面図である。 図において、１および１ｂは集積回路、２ａ〜２ｊはモ
ジュール、３ａ〜３ｃは機能モジュール、４ａ〜４Ｘは
シフトレジスタラッチ、５ａ〜５ｅはマルチプレクサ、
９ａ〜９ｅおよび９ａ′は選択データ保持／伝搬回路、
９０ａ　〜９０ｅ、９０ａ′〜９０ｅ′および９０ａ′
は選択データ保持回路、１１４，１１４ａ〜１１４ｅは
バイパス線を示す。 なお、図中、同一符号は同一、または相当箇所を示す。 第１ 図 ２８〜２ｃ：モジュール ９ａ〜９ｃ：選択データ保持／伝搬回路８６：制御信号
ゲート回路 第８ 図 第２１図 第２４図 第２５図 トランジスタ数（個） 第２６図 第２７図 ＋に−１０００、ＩＫ−１０２４ 第２８図 第３１ 図 第３２図 ｄ ９１ｍ＋

Claims (3)

【特許請求の範囲】
1. （１）その内部に複数の制御点と複数の観測点とが存在
   する集積回路装置であって、 前記制御点に与えるべき制御点データをシリアルに入力
   するための単一の第１のデータ入力端子と、 前記観測点から得られる観測点データをシリアルに出力
   するための単一の第１のデータ出力端子と、 選択データをシリアルに入力するための単一の第２のデ
   ータ入力端子と、 単一の第２のデータ出力端子と、 互いに直列に接続されて前記第１のデータ入力端子と前
   記第１のデータ出力端子との間に介挿され、かつそれぞ
   れが前記制御点および／または観測点と結合された複数
   のシフトレジスタ手段と、各前記シフトレジスタ手段ご
   とに設けられ、かつ互いに直列に接続されて前記第２の
   データ入力端子と前記第２のデータ出力端子との間に介
   挿され、前記第２のデータ入力端子から入力される前記
   選択データをシフトしてそれぞれに保持する複数の選択
   データ保持手段と、 各前記シフトレジスタ手段ごとに設けられ、かつそれぞ
   れが対応する前記選択データ保持手段に保持された選択
   データに応答して動作し、当該選択データが対応する前
   記シフトレジスタ手段を選択していないときに、対応す
   るシフトレジスタ手段に対してデータのバイパス経路を
   形成する複数のバイパス手段とを備え、 前記シフトレジスタ手段は、前記選択データによって選
   択されたときに前記第１のデータ入力端子から入力され
   る前記制御点データをシフトして対応する前記制御点に
   与え、かつ対応する前記観測点からの前記観測点データ
   を取込んでシフトし前記第１のデータ出力端子に出力す
   る、集積回路装置。
2. （２）内部に１以上の制御点と１以上の観測点とが存在
   する集積回路装置に用いられ、外部から入力される制御
   点データを伝搬して当該制御点に与え、当該観測点から
   得られる観測点データを伝搬して外部へ出力するスキャ
   ンパスシステムであって、１以上のスキャンパス回路を
   備え、各前記スキャンパス回路は、 前記制御点データおよび選択データをそれぞれシリアル
   に入力するための単一のデータ入力端子と、 前記観測点データをシリアルに出力するための単一のデ
   ータ出力端子と、 前記データ入力端子と前記データ出力端子との間に介挿
   され、１以上のビットを有し、すべてのビットが前記制
   御点および／または前記観測点と結合されたシフトレジ
   スタ手段と、 前記データ入力端子と前記データ出力端子との間で前記
   シフトレジスタ手段により形成されるデータの伝搬経路
   の外部に設けられ、かつ前記データ入力端子から入力さ
   れて前記シフトレジスタ手段によりシフトされる前記選
   択データを前記シフトレジスタ手段の任意のビットの出
   力から取出して保持する選択データ保持手段と、 前記選択データ保持手段に保持された前記選択データに
   応答して動作し、当該選択データが前記シフトレジスタ
   手段を選択していないときに、当該シフトレジスタ手段
   に対してデータのバイパス経路を形成するバイパス手段
   とを備え、 前記シフトレジスタ手段は、前記選択データによって選
   択されたときに、前記データ入力端子から入力される前
   記制御点データをシフトして前記制御点に与え、かつ前
   記観測点から前記観測点データを取込んでシフトし前記
   データ出力端子に出力する、スキャンパスシステム。
3. （３）その内部に複数の制御点と複数の観測点とが存在
   する集積回路装置であって、 選択データおよび前記制御点に与えるべき制御点データ
   をそれぞれシリアルに入力するための単一のデータ入力
   端子と、 前記観測点から得られる観測点データをシリアルに出力
   するための単一のデータ出力端子と、互いに直列に接続
   されて前記データ入力端子と前記データ出力端子との間
   に介挿され、かつそれぞれが１ビット以上を有しすべて
   のビットが前記制御点および／または前記観測点と結合
   された複数のシフトレジスタ手段と、 各前記シフトレジスタ手段ごとに設けられ、かつそれぞ
   れが前記データ入力端子から入力されて各前記シフトレ
   ジスタ手段によりシフトされる前記選択データを対応す
   る前記シフトレジスタ手段の任意のビットの出力から取
   出して保持する複数の選択データ保持手段と、 各前記シフトレジスタ手段ごとに設けられ、かつそれぞ
   れが対応する前記選択データ保持手段に保持された前記
   選択データに応答して動作し、当該選択データが対応す
   る前記シフトレジスタ手段を選択していないときに、対
   応するシフトレジスタ手段に対してデータのバイパス経
   路を形成する複数のバイパス手段とを備え、 各前記選択データ保持手段は、各前記シフトレジスタ手
   段により形成されるデータの伝搬経路の外部に設けられ
   ており、 前記シフトレジスタ手段は、前記選択データによって選
   択されたときに、前記データ入力端子から入力される前
   記制御点データを対応する前記制御点に与え、かつ対応
   する前記観測点から前記観測点データを取込んでシフト
   し前記データ出力端子に出力する、集積回路装置。