JPH0323429A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0323429A JPH0323429A JP1157364A JP15736489A JPH0323429A JP H0323429 A JPH0323429 A JP H0323429A JP 1157364 A JP1157364 A JP 1157364A JP 15736489 A JP15736489 A JP 15736489A JP H0323429 A JPH0323429 A JP H0323429A
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- JP
- Japan
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- film
- light shielding
- tpt
- semiconductor film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業−Ｌの利用分野
本発明は、絶縁基板上にゲート電極、ゲート絶縁膜、半
導体膜、ソース電極並びにドレイン電極を積層形成して
なる所謂逆スタガー型の薄膜トランジスタ（ＴＰＴと称
する）に関する。
導体膜、ソース電極並びにドレイン電極を積層形成して
なる所謂逆スタガー型の薄膜トランジスタ（ＴＰＴと称
する）に関する。
（ｏ）従来の技術
近年、アモルファスシリコンや多結晶シリコンなどの非
結晶半導体を用いたＴＰＴが開発され、アクティブマト
リクス型液晶表示装置の画素単位毎に表示ｔ極に画素信
号を供給するためのスイッチングＪ’Ｆ−として実用化
されている（特開昭６２−３７９６６の）。
結晶半導体を用いたＴＰＴが開発され、アクティブマト
リクス型液晶表示装置の画素単位毎に表示ｔ極に画素信
号を供給するためのスイッチングＪ’Ｆ−として実用化
されている（特開昭６２−３７９６６の）。
このようなＴＰＴの半導体部分が受光するとこれに敏感
も反応して抵抗値が低下してスイッチング↑、Ｙ性が変
化するため、強力なバックライトを用いる光透過型の液
晶テレビにアクティブマトリクス型液晶表示装置を採用
する場合には、各ＴＰＴを遮光するための遮光対策が不
可欠である。
も反応して抵抗値が低下してスイッチング↑、Ｙ性が変
化するため、強力なバックライトを用いる光透過型の液
晶テレビにアクティブマトリクス型液晶表示装置を採用
する場合には、各ＴＰＴを遮光するための遮光対策が不
可欠である。
このため、一般にＴＰＴのチャンネル側の遮光はゲー｝
−１極で、バックチャンネル側の遮光は新たな遮光膜で
実現している。
−１極で、バックチャンネル側の遮光は新たな遮光膜で
実現している。
しかしながら、このような従米のＴＦＴのパｌクチャン
ネル側の遮光膜の形戒には煩雑な戊膜工程が必要になり
、ＴＰＴ、さらには液晶表示装置の製造歩留まりの低下
を招くことになる。
ネル側の遮光膜の形戒には煩雑な戊膜工程が必要になり
、ＴＰＴ、さらには液晶表示装置の製造歩留まりの低下
を招くことになる。
（ハ）発明が解決しようとする課題
本発明は上述の従来のＴＦ丁の欠点に鑑みてなされたも
のであり、或膜工程の簡略化が図れる遮光膜形状を備え
たＴＰＴを提供するものである。
のであり、或膜工程の簡略化が図れる遮光膜形状を備え
たＴＰＴを提供するものである。
（二）課題を解決するための手段
本発ＩＪＩの逆スタガー型ＴＰＴは、バックチャンネル
側のパシベイション膜と遮光膜とを同一パターンに吠形
したものである。
側のパシベイション膜と遮光膜とを同一パターンに吠形
したものである。
（ホ）作用
本発明のＴＰＴによれば、バックチャンネル側のパシベ
イション膜と遮光膜と全同一パターンに戊形したので、
同一マスクで形成できるので、製造Ｔ程の簡略化が図れ
る。
イション膜と遮光膜と全同一パターンに戊形したので、
同一マスクで形成できるので、製造Ｔ程の簡略化が図れ
る。
（へ）実施例
第１図に本発明のＴＰＴの一実施例の構成を示す断面図
、第２図（ａ）〜（ｆ）に第１図のＴＰＴの製這Ｌ程順
断面図を示す。
、第２図（ａ）〜（ｆ）に第１図のＴＰＴの製這Ｌ程順
断面図を示す。
第１図のＴＰＴは、ガラス基板ｌＯ上、ゲート電極ｌ、
ゲート絶縁膜２、半導体膜３、ソース電極７並びにドレ
イン電極８を積層形成した逆スタガー型をなし、半導体
膜３上にパシベイション膜４と遮光膜５とが積層ＩＩ威
されている。なお、半樽体膜３とソース電極７並びにド
レイン電極８との間には燐などの不純物が導入されたオ
ーミックコンタクトのための不純物半導体膜６が介在し
ており、この不純物半導体膜６の一部が上記遮光膜５−
Ｅに残存している。
ゲート絶縁膜２、半導体膜３、ソース電極７並びにドレ
イン電極８を積層形成した逆スタガー型をなし、半導体
膜３上にパシベイション膜４と遮光膜５とが積層ＩＩ威
されている。なお、半樽体膜３とソース電極７並びにド
レイン電極８との間には燐などの不純物が導入されたオ
ーミックコンタクトのための不純物半導体膜６が介在し
ており、この不純物半導体膜６の一部が上記遮光膜５−
Ｅに残存している。
斯る本発明のＴＰＴが特徴とするところは、上記パシベ
イシ３冫ｌＩＩ４と遮光膜５とが同一パターンで形成さ
れたところにある。但し、図では特徴的に表しているよ
うに、パシベイション膜４はサイドエノチング効果によ
り遮光膜５より若干パターンサイズが小さくなっている
。
イシ３冫ｌＩＩ４と遮光膜５とが同一パターンで形成さ
れたところにある。但し、図では特徴的に表しているよ
うに、パシベイション膜４はサイドエノチング効果によ
り遮光膜５より若干パターンサイズが小さくなっている
。
以Ｆに上述の第１図の本発明ＴＰＴを第２図を用いて製
造工程順に説明する。
造工程順に説明する。
（１）第２図（ａ）に示す如く、ガラス基板１０上にク
ロムなどの金属からなるゲートｔ極ｌを形處する。
ロムなどの金属からなるゲートｔ極ｌを形處する。
（ Ｉ１ ）同図（ｂ）に示す如く、ゲート絶縁膜・２
となる窒化シリコンなどの絶縁物質膜、半導体膜３とな
るアモルファスシリコン膜、パシベイション膜４となる
窒化シリコンなどの絶縁物質膜、及び逼光膜５となる金
属膜を全面に順次戊膜する。
となる窒化シリコンなどの絶縁物質膜、半導体膜３とな
るアモルファスシリコン膜、パシベイション膜４となる
窒化シリコンなどの絶縁物質膜、及び逼光膜５となる金
属膜を全面に順次戊膜する。
（Ｉｌ１）同図（ｃ）に示す如く、同一レジストをマス
クとして、最上の金属膜、その下層の絶縁物質膜を順次
エッチングして遮光膜５とパシベイション膜４とを同一
パターンに戊形する。但し、第２層のバシベイション膜
４の工・／チング時に、この膜４のサイドエッチングに
より、遮光膜５に若干のオーバーハングが生じる。
クとして、最上の金属膜、その下層の絶縁物質膜を順次
エッチングして遮光膜５とパシベイション膜４とを同一
パターンに戊形する。但し、第２層のバシベイション膜
４の工・／チング時に、この膜４のサイドエッチングに
より、遮光膜５に若干のオーバーハングが生じる。
（［Ｖ）同図（ｄ）に示す如く、不純物半導体膜６とな
るアモルファスシリコンに燐を導入したＮ型アモルファ
スシリコン膜を全面に積層する。これニヨって、半導体
膜３となるアモルファスシリコン膜上のみならず、遮光
膜５上にもこのＮ型アモルファスシリコン膜が堆積され
る。
るアモルファスシリコンに燐を導入したＮ型アモルファ
スシリコン膜を全面に積層する。これニヨって、半導体
膜３となるアモルファスシリコン膜上のみならず、遮光
膜５上にもこのＮ型アモルファスシリコン膜が堆積され
る。
（Ｖ）同図（ｅ）に示す如く、上記Ｎ型アモルファスシ
リコン膜とアモルファスシリコン膜とを同時にエッチン
グすることによって、不純物半導体ＩＩ！ ６と半導体
膜３とを得る。この際、前記工程で不純物半導体膜６は
パシベイション膜４の端部で段差切れをしているため、
チャンネル部の不純物半導体膜６をエッチングする必要
はない。
リコン膜とアモルファスシリコン膜とを同時にエッチン
グすることによって、不純物半導体ＩＩ！ ６と半導体
膜３とを得る。この際、前記工程で不純物半導体膜６は
パシベイション膜４の端部で段差切れをしているため、
チャンネル部の不純物半導体膜６をエッチングする必要
はない。
（Ｖｌ）同図（ｆ）に示す如く、アルミニウムなどの金
属からなるソース電極７、並びにドレイン電極８を形戊
する。
属からなるソース電極７、並びにドレイン電極８を形戊
する。
以Ｌの工程で、上記パシベイション膜４と遮光膜５とが
同一パターンで形戊さｈｆ：ＴＦＴが得られる。
同一パターンで形戊さｈｆ：ＴＦＴが得られる。
第３図（ａ）（ｂ）は第２図（ｄ）の工程に引き続いて
行わｔＬるＬ記第２図と異なる他の実施例の工程を示す
断面図であり、以下に工程を述べる。
行わｔＬるＬ記第２図と異なる他の実施例の工程を示す
断面図であり、以下に工程を述べる。
（Ｖ゛）第３図（ａ）に示す如く、第２図（ｄ）に引き
続いて、Ｘ型アモルファスシリコン膜上にソース電極７
並びにドレインｔＶｉ８となる金属膜を積層する。
続いて、Ｘ型アモルファスシリコン膜上にソース電極７
並びにドレインｔＶｉ８となる金属膜を積層する。
（ Ｖｌ ’ ）同図（ｂ）に示す如く、同一レジスト
をマスクに、上記金属膜とＮ型アモルファスシリコン膜
並び（こア七ノレファスシリコ冫・膜を同一パターンに
エッチングして、ソース電極７並びにドレイン電極８、
不純物半導体膜６、及び半導体膜３が形成される。二の
場合、上記パシベイション膜４．Ｌの遮光膜５、不純物
半導体膜６のさらに上層に金属膜が残存するため、パシ
ベイション膜４の膜厚をソース電極７並びにドレイン電
極８の金属膜厚よりｑく設定することで、これによる段
差切れを利用してソースｔ極７ドレインｔ極８間の短絡
事故を防止できる。また、ソース電極７並びにドレイン
電悔８と不純物半導体膜６とはパシベイション膜・１に
より段差切れをしているため、これらをチャンレル部か
ら除去する必要はない。
をマスクに、上記金属膜とＮ型アモルファスシリコン膜
並び（こア七ノレファスシリコ冫・膜を同一パターンに
エッチングして、ソース電極７並びにドレイン電極８、
不純物半導体膜６、及び半導体膜３が形成される。二の
場合、上記パシベイション膜４．Ｌの遮光膜５、不純物
半導体膜６のさらに上層に金属膜が残存するため、パシ
ベイション膜４の膜厚をソース電極７並びにドレイン電
極８の金属膜厚よりｑく設定することで、これによる段
差切れを利用してソースｔ極７ドレインｔ極８間の短絡
事故を防止できる。また、ソース電極７並びにドレイン
電悔８と不純物半導体膜６とはパシベイション膜・１に
より段差切れをしているため、これらをチャンレル部か
ら除去する必要はない。
以上の上程で本発明ＴＰＴが得られる。
−Ｌ述の各実施例のＴＰＴにおいて、ゲート電極１、ソ
ース電極７並びにドレイン電桶８の電極材科としては、
Ｌ記の実施例の他、金、チタン、モノブデン、タンタル
、ニッケル、クロム、タングステン、シリサイド等があ
り、またこれらの多層膜が利用できる。また、遮光膜５
としては、金属の池染色樹脂膜等あらゆる不透明材科が
用いられる。さらに、ゲート絶縁膜２、パシベイション
膜１としては窒化シリコンの他にも、酸化シリコン等の
絶縁性の金属酸化物を利用できる。さらに、半導体膜３
としては、アモルファスシリコンの池多結晶シリコン、
硫化カドミウム、テルル等も使用できる。
ース電極７並びにドレイン電桶８の電極材科としては、
Ｌ記の実施例の他、金、チタン、モノブデン、タンタル
、ニッケル、クロム、タングステン、シリサイド等があ
り、またこれらの多層膜が利用できる。また、遮光膜５
としては、金属の池染色樹脂膜等あらゆる不透明材科が
用いられる。さらに、ゲート絶縁膜２、パシベイション
膜１としては窒化シリコンの他にも、酸化シリコン等の
絶縁性の金属酸化物を利用できる。さらに、半導体膜３
としては、アモルファスシリコンの池多結晶シリコン、
硫化カドミウム、テルル等も使用できる。
（ト）発明の効果
本発明の逆スタガー型のＴＰＴは、バンクチャンネル側
の半導体膜上のパシベイション膜と遮光膜とを同一パタ
ーンで戊形したものであるので、同一マスクで両１漠を
簡単に形戊できるため，製遣歩留まＩ）の向上が図れる
。
の半導体膜上のパシベイション膜と遮光膜とを同一パタ
ーンで戊形したものであるので、同一マスクで両１漠を
簡単に形戊できるため，製遣歩留まＩ）の向上が図れる
。
第１図は本発明のＴＰＴの一実施例の断面図、第２図（
ａ）乃至（ｆ）は第１図の本発明ＴＰＴの製造［程を示
す断面図、第３図（ａ ）（ｂ ）は本発明ＴＰＴの他
の実施例の工程断面図である。 １・・・ゲート電極、２・・・ゲート絶縁膜、３・・・
半導体膜、４・・・パシベイション膜、５・・・遮光膜
、６・・・不純物半導体膜、７・・・ソース電極、８・
・・ドレインｔ極、ｌＯ・・・ガラス基板。
ａ）乃至（ｆ）は第１図の本発明ＴＰＴの製造［程を示
す断面図、第３図（ａ ）（ｂ ）は本発明ＴＰＴの他
の実施例の工程断面図である。 １・・・ゲート電極、２・・・ゲート絶縁膜、３・・・
半導体膜、４・・・パシベイション膜、５・・・遮光膜
、６・・・不純物半導体膜、７・・・ソース電極、８・
・・ドレインｔ極、ｌＯ・・・ガラス基板。
Claims (1)
- （１）絶縁基板上にゲート電極、ゲート絶縁膜、半導体
膜、ソース電極並びにドレイン電極を積層形成してなる
逆スタガー型の薄膜トランジスタにおいて、半導体膜上
にパシベイション膜と遮光膜とを同一パターンで成形し
たことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157364A JPH0323429A (ja) | 1989-06-20 | 1989-06-20 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157364A JPH0323429A (ja) | 1989-06-20 | 1989-06-20 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323429A true JPH0323429A (ja) | 1991-01-31 |
Family
ID=15648044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157364A Pending JPH0323429A (ja) | 1989-06-20 | 1989-06-20 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323429A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292450A (ja) * | 1995-04-24 | 1996-11-05 | Nec Corp | 液晶表示装置 |
| JPH0943632A (ja) * | 1995-05-19 | 1997-02-14 | Nec Corp | 薄膜トランジスタアレイ |
| EP0915027A1 (en) | 1997-11-10 | 1999-05-12 | Taihei Paper Manufacturing Co.,LTD. | Container closure system with inner seal in cap |
| JP2007072447A (ja) * | 2005-08-12 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその作製方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215078A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Sheet Glass Co Ltd | 薄膜トランジスタの製造方法 |
-
1989
- 1989-06-20 JP JP1157364A patent/JPH0323429A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215078A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Sheet Glass Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292450A (ja) * | 1995-04-24 | 1996-11-05 | Nec Corp | 液晶表示装置 |
| JPH0943632A (ja) * | 1995-05-19 | 1997-02-14 | Nec Corp | 薄膜トランジスタアレイ |
| EP0915027A1 (en) | 1997-11-10 | 1999-05-12 | Taihei Paper Manufacturing Co.,LTD. | Container closure system with inner seal in cap |
| US6277478B1 (en) | 1997-11-10 | 2001-08-21 | Taihei Paper Manufacturing | Container closure system with inner seal in cap |
| JP2007072447A (ja) * | 2005-08-12 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその作製方法 |
| US7576359B2 (en) | 2005-08-12 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
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