JPH03235285A

JPH03235285A - Ｆｉｆｏ型半導体メモリ

Info

Publication number: JPH03235285A
Application number: JP9030790A
Authority: JP
Inventors: Koji Ozawa; 小沢　孝司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-09
Filing date: 1990-02-09
Publication date: 1991-10-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＦＩＦＯ（ファーストインファーストアウト）
型半導体メモリに関し、特に大容量のデジタル遅延線と
して使用でき、かつ構成回路数が少なくて済む半導体メ
モリに関する。

〔従来の技術〕

従来、メモリセル内の番地が連続的に一方向に変化する
ように構成されたメモリとしてＦＩＦ○メモリがある。

このＦＩＦＯメモリは、データを入力した順序で出力す
るように構成されており、特に産業分野においては、デ
ジタルテレビなどにおける１フレームのデジタル遅延線
などに応用されている。

第５図はこの従来例の応用回路のブロック図で、複合カ
ラー信号６４から端子６５へ輝度信号及び端子６６へ色
信号を分離する輝度・色分離回路であり、１フレームデ
ジタル遅延線６１．加算器６２および減算器６３で構成
される。尚、データはデジタル信号として入出力してい
る。

ここで１フレームデジタル遅延線６１には大容量のＦＩ
ＦＯメモリが用いられている。例えば、日本・米国を中
心としたＮＴＳＣ方式のテレビ信号において、１フレー
ムは５２５本の走査線により構成されており、１つの走
査線上のデータは、処理の容易性などが考慮されて９１
０のサンプリング処理が施されている。従って５１１の
１フレームデジタル遅延線として使う場合には、９１０
Ｘ５２５＝４７７．７５０画素分のデータ遅延処理が必
要であり、１画素８ビツト（量子化ビットに対応）とし
た時、必要とするメモリ容量は、４７７．７５０Ｘ８＝
３，８２２，０００ビツトとなる。

このような大容量のＦＩＦＯメモリの従来の構成例を第
４図のブロック図に示す。図において、メモリセルサブ
アレイ１１．１２はそれぞれＮ行、Ｍ／２列に配列され
た複数のメモリセル１３により構成される。ロウデコー
ダ２１．２２は、それぞれブロックセレクト信号ＢＳＩ
、ＢＳ２の制御により、行線Ｗｎｌ、Ｗｎ２を選択的に
ハイベルにする。これらブロックセレクト信号ＢＳＩ、
ＢＳ２は例えばカラムアドレス信号の最上位ビット等で
作られる。

これらメモリアレイ１１．１２の書込み用データレジス
タ４５．４６は、その容量がビット線Ｂｍｌまたは８ｍ
２の数すなわちＭ／２に対応している。書込み用スイッ
チ群３５．３６は、書込みデータ入力端子９から入力し
た書込みデータを選択的に書込みデータレジスタ４５．
４６に書込むためのスイッチであり、一般には書込みカ
ラムアドレス信号ＷＣＡのデコード信号で駆動される。

書込み用トランスファーゲート５５，５６は書込みデー
タレジスタ４５．４６内のデータをメモリセルサブアレ
イ１１．１２へ転送するためのスイッチ群であり、トラ
ンスファ制御信号φｗ１１．φ１□によりそれぞれ導通
するように構成されている。また、読出しデータレジス
タ４７．４８はそれぞれＭ／′２の容量で構成され、読
出し用トランスファーゲート５７，５８は、メモリセル
サブアレイ内の１つの行線内のデータを読出しデータレ
ジスタ４７または４８へ転送するためのスイッチ群であ
り、トランスファー制御信号φＲＴＩ　、φＲＴ３によ
りそれぞれ導通するように制御されている。スイッチ群
３７．３８は読出しデータレジスタ４７．４８に格納さ
れた読出しデータを選択的にセンスアンプ６を通して読
出しデータ出力端子１０に転送し、読出すためのスイッ
チであり、読出しカラムアドレス信号ＲＣＡのデコード
信号で駆動される。

リフレッシュアドレスカウンタ３は、リフレッシュアド
レスを発生し、このアドレスをマルチプレクサ４に入力
している。リフレッシュタイマ１はリングオシレータや
カウンタなどから構成され、定期的にリフレッシュ要求
信号ＦＲＱを発生してアービトレーション回路２に供給
している。

このアービトレーション回路２は、リフレッシュ要求信
号ＦＲＱ以外に、書込みカラムアドレス信号ＷＣＡがあ
る組合せになったときに発生し、書込みデータレジスタ
４５または４６のデータを、メモリセル１３へ転送する
ための書込み転送要求信号ＷＲＱと、読出しカラムアド
レス信号ＲＣＡがある組合せになったときに発生しメモ
リセルサブアレイ内のデータを読出しデータレジスタ４
７または４８へ転送するための読出し転送要求信号ＲＲ
Ｑを入力している。

アービトレーション回路２は、これらの３つの要求信号
が同時に発生した場合でも、その順序を仲裁し、これら
が１つずつ行われるようにコントロールしている。もし
、リフレッシュが選択された場合には、マルチプレクサ
４はリフレッシュアドレスＲＦＡをロウデコーダ２］、
、２２に供給し、書込み用のトランスファーゲート５５
，５６及び読出し用のトランスファーゲート５７，５８
はオフしたままでリフレッシュ動作が行われる。

また、書込みデータ転送が選択された場合には、マルチ
プレクサ４は書込みロウアドレスＷＲＡをロウデコーダ
２１．．２２に供給し、同時に書込み用のトランスファ
ーゲート５５または５６のいずれかを導通し、書込みデ
ータレジスタ４５または４６に蓄積されていた書込みデ
ータを一括してメモリセル１３に転送し、メモリセルア
レイの書込み動作を行う。

また、読出しデータ転送が選択された場合には、マルチ
プレクサ４は読出しロウアドレスＲＲＡをロウデコーダ
２１．２２に供給し、同時に読出し用のトランスファー
ゲート５７または５８のいずれかを導通し、メモリセル
内に蓄積されていたデータを一括して読出しデータレジ
スタ４７または４８のいずれかに転送して格納する。

次に、このＦＩＦＯ型半導体メモリの動作を説明する。

書込みは、書込みパルスが書込み端子（図示せず）に加
えられると共に、書込みデータが入力端子９に加えられ
る。このとき書込みカラムアドレス信号ＷＣＡは、内部
に書込みアドレスカウンタを設けて、書込みパルスが入
力するたびにカラムアドレス出力をインクリメントする
ように構成される。書込みデータは、まず書込みデータ
レジスタ４５に格納されるが、書込みがしばらく行われ
る。この書込みデータレジスタ４５は書込みデータで満
杯になると、それ以降の書込みデータは書込みデータレ
ジスタ４６に格納が続けられる。書込みデータレジスタ
４５から４６に書込みが移動した時に書込みデータ転送
要求信号ＷＲＱが発生しアービトレーション回路２に入
力するが、そのときリフレッシュや読出しデータ転送な
どが行われていない場合には、マルチプレクサ４を通し
て、書込みロウアドレスＷＲＡがロウデコーダ２１、．
２２に供給され、同時にブロックセレクト信号ＢＳＩと
書込みトランスファー制御信号φＷＴＩが活性化し、書
込みデータレジスタ４５の内容がメモリセルサブアレイ
１１の指定された行に転送される。

このとき、リフレッシュや読出しデータ転送などが行わ
れていた場合には、それらが終了してからこの書込みデ
ータ転送が行われる。書込みデータレジスタ４６に対し
てしばらく書込みが続けられると、このデータレジスタ
４６は書込みデータで満杯になるため、それ以降のデー
タは再び書込みデータレジスタ４５に対して書込みが続
けられるようになる。その間に、再び書込みデータ転送
要求信号ＷＲＱが発生し、リフレッシュや読出しデータ
転送などが行われていない場合には、マルチプレクサ４
を通して書込みロウアドレスＷＲＡがロウデコーダ２１
．２２に供給され、同時にブロックセレクト信号ＢＳ２
と書込みトランスファ制御信号φＷＴ２が活性化し、囲
みデータレジスタ４６の内容が、メモリセルサブアレイ
１２の指定された行に一括転送される。

以後この動作を繰り返すことによって、書込みデータ入
力端子９より入力した書込みデータは書込みデータレジ
スタ４５．４６を経由してデータレジスタ単位にメモリ
セル１３へ転送・格納される。

また、読出しの場合、まずメモリセルサブアレイ１１．
１２の中の指定された行のデータが前もって読出しデー
タレジスタ４７．４８に転送され格納されている。その
後、読出しパルスが読出し端子に加えられ、それに従っ
てまず読出しデータレジスタ４７のデータがセンスアン
プ６を通して読出しデータ出力端子１０より出力される
。このとき読出しカラムアドレス信号ＲＣＡは、内部に
読出しアドレスカウンタを設けて、読出しパルスが入力
するたびにカラムアドレス出力をインクリメントするよ
うに構成されている。

読出しデータは、まず読出しデータレジスタ４７より読
出されるが、しばらく読出しが行われると読出しデータ
レジスタ４７は空となり、それ以降の読出しは読出しデ
ータレジスタ４８より行われるようになる。読出しデー
タレジスタ４７から４８に読出しが移動した時に、読出
しデータ転送要求信号ＲＲＱが発生し、アービトレーシ
ョン回路３に入力するが、リフレッシュや書込みデータ
転送が行われていない場合には、マルチプレクサ４を通
して、読出しロウアドレスＲＲＡがロウデコーダ２１．
２２に供給され、同時にブロックセレクトＢＳＩと読出
しトランスファー制御信号φ１□１が活性化し、メモリ
セルサブアレイ１１の指定された行のデータが読出しデ
ータレジスタ４７に転送されて格納される。読出しデー
タレジスタ４８に対して、しばらく読出しが続けられる
と、このレジスタ４８は空となるためそれ以降のデータ
は再び読出しデータレジスタ４７に対して読出しが続け
られるようになる。

その間に、再び読出しデータ転送要求信号ＲＲＱが発生
し、リフレッシュや書込みデータ転送などが行われてい
ない場合には、マルチプレクサ４を通して読出しロウア
ドレスＲＲＡがロウデコーダ２１．２２に供給され、同
時にブロックセレクト信号ＢＳ２と読出しトランスファ
制御信号φＲＴ２が活性化し、メモリセルサブアレイ１
２の指定された行のデータが読出しデータレジスタ４８
に転送されて格納される。以後、この動作を組り返すこ
とによってメモリセルサブアレイ１１．１２に蓄積され
ているデータは、行単位に読出しデータレジスタ４７．
４８に転送・格納され、読出し用カラムアドレスＲＣＡ
により選択された読出しデータはセンスアンプ６を通っ
て読出しデータ出力端子１０より出力する。

リフレッシュの場合には、リフレッシュタイマ１より出
力するリフレッシュ要求信号がアービトレーション回路
２に入力し、書込みデータ転送または読出しデータ転送
が行われていない場合には、マルチプレクサ４を通して
リフレッシュアドレスＲＦＡがロウデコーダ２１．２２
に供給され、同時にブロックセレクト信号ＢＳＩまたは
ＢＳ２の少くとも一方が供給され、指定された行には接
続するメモリセルがリフレッシュされる。

リフレッシュにおいては、書込み用トランスファー信号
φＷＴＩ　、φＷＴ２及び読出し用トランスファー信号
φＲＴＩ　、φＲＴ２は活性化されないため、書込み用
データレジスタ４５．４６及び読出し用データレジスタ
４７　＋’　４８に格納されているデータは何の影響を
受けることはない。

ここで、書込み用データレジスタ４５．４６及び読出し
用データレジスタ４７．４８のデータ容量の大きさは、
それぞれが書込みデータで満杯となり、または読出しが
行われて空となる前に書込みデータ転送、読出しデータ
転送及びリフレッシュが充分行えるだけの時間が確保さ
れるように指定されている。

このように第４図のＦＩＦＯメモリは、複数の書込みデ
ータレジスタと読出しデータレジスタを経由して書込み
・Ｊ売出しデータをメモリセルアレイへアクセスし、か
つメモリセルアレイをダイナミックメモリで構成し、か
つリフレッシュ回路を内蔵することにより、書いた順序
で読出すＦＩＦＯアルゴリズムと、１フレームのデータ
遅延線などに必要な大メモリ容量を実現していた。

〔発明が解決しようとする課題〕上述した従来のＦＩＦＯ型半導体メモリは、ダイナミッ
クメモリの採用と書込みデータレジスタ・読出しデータ
レジスタを経由してメモリセルをアクセスする方式を採
用しているため、大容量のＦＩＦＯメモリを実現できた
が、メモリセルアレイに対して書込み用データレジスタ
及び読出し用データレジスタをそれぞれ独立に設けてい
たなめ、これらのｌ／ジス２部分の回路規模が大きく、
半導体メモリとして開発した場合に、チップ面積が大き
くなりコストも高くなってしまうという欠点がある。

本発明の目的は、このような欠点を除き、書込み用と読
出し用のデータｌ／ジメタを兼用どして１つにまとめ、
かつ制御方法を工夫して指定したサイクル分のデジタル
遅延線として使用できるようにすることにより、従来に
比べて、チップ面積が小さく、コストも安いＦＩＦＯ型
半導体メモリを提供することにある。

〔課題を解決するための手段〕

本発明の構成は、書込みデータ入力端子と、２次元状に
配置された複数のメモリセルと、読出しデータ出力端子
とを有するＦＩＦＯ型半導体メモリにおいて、前記デー
タ入力端子及び前記データ出力端子と前記複数のメモリ
セルとの間に配置され、書込みデータと読出しデータと
が格納される複数の書込み・読出し兼用データレジスタ
と、前記データ入力端子から入力した書込みデータを前
記各データレジスタにそれぞれ格納する第１の格納手段
と、前記各データレジスタに格納した書込みデータを各
レジスタ毎に一括して各メモリセルに転送する第１の転
送手段と、前記各メモリセルに転送したデータを読出し
データとして前記各データレジスタに各レジスタ毎一括
して転送して格納する第２の格納手段と、前記各データ
レジスタに格納した読出しデータを前記データ出力端子
に単位データ毎に転送する第２の転送手段とを備え、か
つ、前記第１の転送手段は、データ書込み時に、１つの
データレジスタが書込みデータで満杯になると、他のデ
ータレジスタにデータの書込みを行いながら満杯になっ
たデータレジスタのデータをメモリセルに一括して転送
すると共に、前記第２の格納手段は、読出し時に１つの
データレジスタが読出しを終了して空になると、他のデ
ータレジスタからデータの読出しを行いながら空になっ
たデータレジスタへ新しいデータをメモリセルから一括
して転送し格納すると共に、前記データレジスタへの書
込み・読出しアドレスを一致させ、このアドレスにおい
ては、データの読出しが終了してからデータの書込みを
行うと共に、前記第１の転送手段と前記第２の格納手段
においては、前記データレジスタ内の書込みデータをメ
モリセルに一括転送してから、新しい読出しデータをメ
モリセルから同じデータレジスタに一括転送し格納する
書込み・読出し制御手段を備えたことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。本実施例と同じ部分は同一の記号が付けられており
、以下従来例と異なる部分を中心に説明する。

メモリセルサブアレイ１１．１２はそれぞれ６行２Ｍ／
２列で構成され、従来例と同じである。

本実施例において、書込み・読出し兼用のデータレジス
タ４１．４２は書込みデータ及び読出しデータが格納さ
れ、書込み及び読出し兼用のトランスファーゲート５］
、、５２はそれぞれトランスファー制御信号φＴ１及び
φＴ２により駆動される。スイッチ回路３１．３２はデ
ータバス８と書込み・読出し兼用データレジスタ４１．
４２を接続するスイッチ群であり、カラムアドレス信号
ＣＡにより選択的に駆動される。ＲＣＫ’は図示されな
いが、外部より入力する書込み・読出し制御信号ＲＣＫ
の内部信号である。

また、トライステートの出力形式を持つバッファ５は、
制御信号ＲＣＫ’がハイレベルのときには、出力がハイ
インピーダンスとなり、ロウレベルのときには、端子９
から入力した書込みデータの論理レベルに応じた、ハイ
またはロウレベルの信号を出力する。センスアンプ６は
制御信号ＲＣＫ’によりコントロールされ、ＲＣＫ’が
ハイレベルのときのみ、データバスＤＢのデータを増幅
し出力する。また、ラッチ回路７はＲＣＫ’がロウレベ
ルになったときセンスアンプ６の出力データをラッチし
出力端子１０から出力する。

次に、第１図について、第２図の動作タイミング図を参
照にして動作説明を行う。

第２図は第゛１図の書込み・読出し兼用データレジスタ
４１または４２と書込みデータ入力、読出しデータ出力
部の詳細動作を示すタイミング図である。ｎ−１〜ｎ＋
２までの数字は、サイクル番号を示し、例えば、書込み
・読出し兼用データレジスタのｎ−１〜ｎ＋２番目をア
クセスしていることと同等である。ＣＡはカラムアドレ
ス信号で、ｎサイクルめにはそれに対応したアドレスが
スイッチ群３１．３２に加わっており、カラムアドレス
信号ＣＡのデコード信号によってスイッチ群が選択的に
駆動される。

ｒＤＢのデータ」は、データバスＤＢに加わっている信
号を示し、「ｎリード」はｎサイクルめの読出しデータ
がデータバスＤＢに加わっており、「ｎライト」はｎサ
イクルめの書込みデータがデータバスＤＢに加っている
ことを示している。ｒＤｉｎデータ」は書込みデータ入
力端子９に入力する書込みデータを示し、その記号はそ
のサイクルナンバーを示す。ｒ　Ｄ　ｏ　ｕ　ｔデータ
」は読出しデータ出力端子１０から出力される読出しデ
ータであり、その記号はす、イクルナンバーを示す。

次に動作を説明する。第ｎサイクルめには、そのｎに対
応した書込み・読出し兼用のデータレジスタ４１または
４２のアドレスに対して、まずデータの読出しが行われ
、その次に同じアドレスに対して新しいデータの書込み
が行われる。ｎサイクルめには、カラムアドレス信号Ｃ
Ａが対応したアドレスを出力する。一般に、ＦＩＦＯメ
モリでは、ｎの次にはｎ＋１　、ｎ＋２．ｎ＋３・・・
というように順次アドレスはインクリメントして行き、
また、アドレスが例えばレジスタ４２の右端になった場
合には次のアドレスはレジスタ４１の左端に戻るように
コトロールされている。

ｎのアドレスが加わっている場合には、スイッチ群３１
または３２の中の対応したスイッチのみが導通し、デー
タバス８と書込み・読出し兼用データレジスタ４１また
は４２の中の選択されたデータ蓄積素子が接続される。

ｎサイクルの前半（ＲＣＫ’信号がハイレベルの部分）
においては、書込みデータのバッファ５の出力がハイイ
ンピーダンスとなっているために書込みは行われず、レ
ジスタ４１または４２に蓄えられているデータの読出し
が行われる。データバス８上の読出しデータはセンスア
ンプ６で増幅された後、ラッチ回路７に入力する。この
ラッチ回路７はＲＣＫ’信号のハイレベルからロウレベ
ルに変化するエツジで、センスアンプ６の出力するデー
タをラッチしてＤｏｕｔ端子１０へ出力する。

ｎサイクルの後半（ＲＣＫ’信号がロウレベルの部分）
においては、書込みデータバッファ５が活性化し、入力
端子１０に加わる書込みデータを増幅して、データバス
８に伝えるため、選択されているアドレス位置の書込み
・読出し兼用データレジスタのデータ蓄積素子のデータ
は新しい書込みデータに書き換えられる。このとき、セ
ンスアンプ６は不活性となっており、読出しデータはラ
ッチ回路７でラッチされているため、読出しデータが変
化することはない。

このように読出し書込みが行なわれて、データレジスタ
４１または４２の最後のアドレスの読出し・書込みが終
了し、そのレジスタに対して読出しデータが空になり、
書込みデータが満杯になると、もう一方のレジスタに対
して読出し・書込みが引続いて行われる。

このとき読出しデータが空となり、書込みデータが満杯
となったレジスタは、まずレジスタに格納された書込み
データのメモリセル１３へのデータ転送が行われ、その
後衛しい読出しデータのメモリセル１３からの転送が行
われる。

この転送動作については、従来例と同じであり、書込み
転送時には書込みロウアドレスＷＲＡがロウデコーダ２
１．２２に供給され、ブロックセレクト信号ＢＳＩまた
はＢＳ２に対応したメモリセルサブアレイ１１．．１２
の指定された行に対して書込みデータの転送が行われる
。この転送時にはφＴ１またはφＴ２のいずれかが活性
化される。

読出し転送時には、読出しロウアドレスＲＲＡがロウデ
コーダ２１．２２に供給され、ブロックセレクト信号Ｂ
ＳＩまたはＢＳ２に対応したメモリセルサブアレイの指
定された行のデータがレジスタ４１または４２に転送さ
れる。

ここで書込みロウアドレスと読出しロウアドレスについ
ては、−ｉに読出しロウアドレスが書込みロウアドレス
に対して１アドレスインクリメントしている。

このように構成した場合、書込みデータに対して読出し
データは丁度この半導体メモリのアドレス数、すなわち
ＮＸＭに対応したサイクル分だけ遅れて出力されるので
、フレームメモリとして応用する場合にＮＸＭ画素分の
デジタル遅延線として使用することができる。また、必
要に応じて行数及びカラム（列）数の選択回路を付けれ
ば、遅延数の変更が可能である。

第３図は本発明の第２の実施例の構成を示すブロック図
であり、第１の実施例と同じ部分は同一の記号が付けら
れており、第１の実施例と異なる部分を中心に説明する
。メモリセルアレイ１４はＮ行・Ｍ列のメモリセルによ
り構成されている。

Ｗｎは行線（ワード線）、Ｂｍはビット線これらの交点
にメモリセル１３がある。また、ロウデコーダ２３、書
込み・読出し兼用のトランスファーゲート５３、書込み
・読出し兼用データレジスタ４３．４４があり、これら
はワード線Ｗｎと平行に２段重ねに配置されている。ス
イッチ群３３はデータレジスタ４３．４４とデータバス
８をカラムアドレス信号ＣＡのデコード信号により選択
的に接続する。

本実施例が第１の実施例と異なるところは、書込み・読
出し兼用データレジスタの配置であり、第１の実施例は
、メモリセルが複数列毎に複数のサブアレイに分割され
、これらデータレジスタが各サブアレイ毎に１個ずつ配
置されているのに対して、本実施例は、１つのメモリセ
ルアレイ１４に対してデータレジスタ４３．４４が２個
設けられており、それがワード線Ｗｍと平行に２段重ね
に配置されている点である。

本実施例の動作について説明する。データの書込み・読
出し動作は、第１の実施例と同様に制御信号ＲＣＫ’に
よりコントロールされて行われ、まず書込み読出し及び
書込みが、第１の実施例と同様に第２図に示すタイミン
グに従って行われる。レジスタ４３の最終アドレスの読
出し及び書込みが終了すると、以降のデータのアクセス
は、レジスタ４４の最初のアドレスからレジスタ４３と
同様に行われる。その間にレジスタ４３に格納されてい
る書込みデータは、メモリセルアレイ１４の指定行へ書
込み転送され、それが終了してから、メモリセルアレイ
１４の指定行のデータがレジスタ４３に読出し転送され
る。

同様に、書込み・読出し兼用データレジスタ４４への読
出し動作・書込み動作が続けられ、レジスタ４４の最終
アドレスの読出し及び書込みが終了すると、以降のデー
タのアクセスは、レジスタ４３の最初のアドレスから再
び行われる。その間にレジスタ４４に格納されている書
込みデータはメモリセルアレイ１４の指定行へ書込み転
送され、その後メモリセルアレイ４１の指定行のデータ
がレジスタ４４に読出し転送され。

以降この動作を繰返すことによって、第１の実施例と同
様に、この半導体メモリのメモリ容量ＭＸＮに相当した
デジタル遅延線としての動作が可能となる０本実施例に
おいて、書込み読出し兼用データレジスタ４３．４４に
対して、メモリセルと転送動作を行うときには、トラン
スファーゲート制御信号φＴが活性化し、書込み・読出
し兼用トランスファーゲート５３の全てが導通する。

本実施例では、レジスタ４３．４４が２段に重ねられた
型で配置されているため、データバス８との接続用スイ
ッチ群３３の中には、レジスタ４３または４４のどちら
と接続するかのスイッチ（図示されず）が設けられてい
る。また、メモリセルアレイ１４の中のビット線と接続
する書込み・読出し兼用トランスファーゲート５３の中
にも、レジスタ４３と４４のどちらと接続するかのスイ
ッチが図示されないが設けられている。

〔発明の効果〕

以上説明したように本発明は、書込み・読出し兼用のデ
ータレジスタを経由して書込みデータをこのデータレジ
スタ単位でメモリセルへ書込みを行い、メモリセルから
のデータをデータレジスタ単位でデータレジスタに転送
・格納してそこから読出しを行うように構成することに
より、従来に比べてデータレジスタの数を半減でき、コ
ストの安いＦＩＦＯ型半導体メモリを構成することがで
きる。また、制御回路の工夫により、外部端子からの書
込み動作及び外部端子への読出し動作が同時にでき、大
容量のデジタル遅延線として使用できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のメモリの動作を説明するタイミング図、第３図は本
発明の第２の実施例のブロック図、第４図は従来の大容
量ＦＩＦＯメモリの一例のブロック図、第５図は第４図
の応用例の輝度信号・色信号分離回路のブロック図であ
る。１・・・リフレッシュタイマ（ＲＦＴ）、２・・・アー
ビトレーション回路（ＡＲＢ）、３・・・リフレッシュ
アドレスカウンタ、４・・・マルチプレクサ、５・・・
書込み用バッファ、６・・・センスアンプ、７・・・う
〕・チ回路、８・・・データバス（ＤＢ）、９・・・入
力端子（Ｄ　ｉ　ｍ＞　、１０−　出力端子（Ｄｏｕｔ
）、１１．１２・・・メモリセルサブアレイ、１３・・
・メモリセル、１４・・・メモリセルアレイ、２１〜２
３・・・ロウデコーダ、３１〜３３・・・スイーチ回路
、３５．３６・・・書込用スイッチ群、３７．３８・・
・読出用スイッチ群、４１〜４４・・・データレジスタ
、４５．４６・・・書込用データレジスタ、４７．４８
・・・読出用データレジスタ、５１〜５３川トランスフ
アゲート、５５．５６・・・書込用トランスファゲート
、５７．５８・・・読出用トランスファゲート、６１・
・・１フレーム遅延線、６２・・・加算器、６３・・・
減算稀、６４・・・入力カラー信号端子、６５・・・輝
度信号端子、６６・・・色信号端子。

Claims

【特許請求の範囲】１、書込みデータ入力端子と、２次元状に配置された複
数のメモリセルと、読出しデータ出力端子とを有するＦ
ＩＦＯ型半導体メモリにおいて、前記データ入力端子及
び前記データ出力端子と前記複数のメモリセルとの間に
配置され、書込みデータと読出しデータとが格納される
複数の書込み読出し兼用データレジスタと、前記データ
入力端子から入力した書込みデータを前記各データレジ
スタにそれぞれ格納する第１の格納手段と、前記各デー
タレジスタに格納した書込みデータを各レジスタ毎に一
括して各メモリセルに転送する第１の転送手段と、前記
各メモリセルに転送したデータを読出しデータとして前
記各データレジスタに各レジスタ毎一括して転送して格
納する第２の格納手段と、前記各データレジスタに格納
した読出しデータを前記データ出力端子に単位データ毎
に転送する第２の転送手段とを備え、かつ、前記第１の
転送手段は、データ書込み時に、１つのデータレジスタ
が書込みデータで満杯になると、他のデータレジスタに
データの書込みを行いながら満杯になったデータレジス
タのデータをメモリセルに一括して転送すると共に、前
記第２の格納手段は、読出し時に１つのデータレジスタ
が読出しを終了して空になると、他のデータレジスタか
らデータの読出しを行いながら空になつたデータレジス
タへ新しいデータをメモリセルから一括して転送し格納
すると共に、前記データレジスタへの書込み・読出しア
ドレスを一致させ、このアドレスにおいては、データの
読出しが終了してからデータの書込みを行うと共に、前
記第１の転送手段と前記第２の格納手段においては、前
記データレジスタ内の書込みデータをメモリセルに一括
転送してから、新しい読出しデータをメモリセルから同
じデータレジスタに一括転送し格納する書込み読出し制
御手段を備えたことを特徴とするＦＩＦＯ型半導体メモ
リ。２、複数のメモリセルが、ダイナミック型セルで構成さ
れ、かつリフレッシュ回路を内蔵するものである請求項
（１）記載のＦＩＦＯ型半導体メモリ。３、複数の書込み・読出し兼用データレジスタが、複数
のメモリセルの行線に対応して並列に設けられたもので
ある請求項（１）または（２）記載のＦＩＦＯ型半導体
メモリ。４、複数のメモリセルが、複数列毎に複数のサブアレイ
に分割され、複数の書込み・読出し兼用データレジスタ
が、前記各サブアレイ毎に１個ずつ配置され、かつ前記
各メモリセルの行線の選択が前記各サブアレイ毎に制御
されるものである請求項（１）または（２）記載のＦＩ
ＦＯ型半導体メモリ。