JPH0727343B2

JPH0727343B2 - ビデオメモリ

Info

Publication number: JPH0727343B2
Application number: JP20991485A
Authority: JP
Inventors: 和夫近藤; 脩三松本; 久暢塚崎; 一三夫中川; 茂平畠; 昇小島; 直堀内; 治己脇本; 泰紀山口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-09-25
Filing date: 1985-09-25
Publication date: 1995-03-29
Anticipated expiration: 2010-03-29
Also published as: JPS6271386A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デジタル化したビデオ信号を所定の期間遅延
あるいは保持するのに好適なビデオメモリに関する。

〔発明の背景〕

デジタル化したビデオ信号を所定の期間遅延あるいは保
持するビデオメモリには、従来、汎用のダイナミツクラ
ンダムアクセスメモリが用いられていた。これは日本経
済新聞社発行の「日経エレクトロニクス」1985年２月11
日号,p232〜234,「標準ダイナミツクRAMを使つたフイー
ルドメモリ」に詳しく述べられている。これはダイナミ
ツクRAMのビツト当りのコストが安いためであるが、メ
モリのサイクルタイムが長いためビデオ信号のリアルタ
イム処理をするにはメモリを並列に用いる並列処理等が
必要になる。しかしながら、１チツプ当りのメモリ容量
が256Kビツト,1Mビツトと大容量化してくると、従来の
並列処理の手法を用いるとメモリの利用率が悪くなつて
くる。そこで最近では、日本経済新聞社発行の日経エレ
クトロニクス1985年２月11日号P219〜239,「テレビやVT
Rのフイールドメモリ用320行×700列構成の画像専用直
列入出力型ダイナミツクメモリ」に述べられているよう
に、ビデオデータを直列に入出力することにより高速化
をはかつたメモリが考案されている。このような主に、
ビデオ信号処理を目的として、さらに使いやすや、多機
能化を狙つたビデオメモリの需要は大きくなつてきてい
る。

〔発明の目的〕

本発明の目的は、高速入出力が可能でかつ、ビデオ信号
処理に適したビデオメモリを提供することにある。

〔発明の概要〕

データを直列に入力できるｍビツトの第１のレジスタを
設け、該第１のレジスタの内容を一度にメモリセルアレ
イに転送し、該第１のレジスタにデータを入力している
期間に該メモリセルアレイからｍビツト分のデータを読
み出すことにより、リアルタイムでのデータの高速入出
力を可能にする。さらに、データを直列に入力するｍビ
ツト分の第２のレジスタを設け、該第２のレジスタ内の
データにより、該第１のレジスタのデータを選択してメ
モリセルアレイに転送することによりビツトマスク機能
を実現する。

〔発明の実施例〕

第１図に本発明の一実施例を示す。１はｎ行ｍ列構成で
容量が約１フイールドもしくは１フレームのメモリセル
アレイ,2は直列データを入力できる第１のレジスタ,3は
同じく直列データを入力できる第２のレジスタ,4は第１
レジスタ２のデータを選択的にメモリセルアレイ１に転
送する転送手段,5は第２レジスタ３へのデータ入力端
子,6は第１レジスタ２へのデータ入力端子,7はタイミン
グ及びアドレスコントローラ,8は第１の基準信号入力端
子,9は第２の基準信号入力端子,10はクロツク入力端子,
11a〜11mはアンドゲート,12a〜12mはMOSトランジスタに
よるスイツチゲート,13はメモリセルアレイ１の１行分
のデータ（ｍビツト）を直列に出力する出力バツフア,1
4はデータ出力端子である。ここでメモリセルアレイの
構成は、１行がテレビ信号の１水平走査期間相当分と
し、行数は走査線数にほぼ等しいとする。

第２図にタイミングチヤートを示し、動作を説明する。
第２図において、（１）は入力端子６からの入力された
デジタル化されたビデオ信号データD₁，（２）は入力端
子５から入力されたビツトマスクデータD₂，（３）はビ
デオ信号データD₁およびビツトマスクデータD₂をそれぞ
れ第１のレジスタ２および第２のレジスタ３に取り込む
書き込みクロツクP₁，（４）は第１レジスタ２のデータ
をメモリセルアレイ１に転送するタイミングを与える転
送パルスP₂，（５）はメモリセルアレイ１の任意の１行
を直列に出力する読み出しクロツクP₄，（６）は読み出
されたデータD₃である。すなわち、水平走査期間に以下
の３つの動作が行なわれる。

（１）クロツクP₁のタイミングでデジタル化されたビデ
オ信号の直列データD₁を第１のレジスタに書き込む。

（２）クロツクP₁のタイミングで直列に入力されるビツ
トマスクデータD₂を第２のレジスタに書き込む。

（３）クロツクP₄のタイミングでメモリセルアレイ１内
の任意の１行のデータを直列に読み出す。

次に帰線期間に以下の動作が行なわれる。第２のレジス
タ３の各ビツトのそれぞれのデータと、転送パルスP₂の
積信号（アンドゲート11の出力）で開閉するスイツチゲ
ート12を介して、第１レジスタのデータが選択的に同時
にメモリセルアレイ１の任意の１行に転送される。すな
わち、第２レジスタのあるビツトのデータがロー（零）
であればスイツチゲート12はOFFとなり、第１レジスタ
の対応するビツトのデータは転送されず、メモリセル１
内の対応するデータは保存される。逆に、第２レジスタ
のあるビツトのデータがハイ（１）であればスイツチゲ
ート12は、転送パルスP₂がハイの期間ONになり、第１の
レジスタの対応するデータはメモリセルアレイ１内に転
送されデータが書き換えられる。以上のように、本実施
例では、ビデオ信号をリアルタイムで入出力でき、かつ
１ビツト毎のデータの書き換えもしくは前データの保存
ができる。

メモリとして、ダイナミツクメモリを用いる場合、帰線
期間の一部を利用してリフレツシユ動作を行うことがで
きる。

出力バツフア13の形態の１つとしては、入力部と同様に
ｍビツトの出力レジスタを設け、帰線期間にメモリセル
アレイ１から該出力レジスタに任意の１行分のデータを
転送し、走査期間に直列に読み出す構成がある。また別
の形態として、汎用のメモリで周知のようなスタテイツ
クカラム方式でも良い。

タイミングパルスやアドレス指定パルスは、タイミング
＆アドレスコントローラ７で発生させる。この場合、入
力端子８〜10から入力する基準信号の例としては、それ
ぞれTV信号の垂直同期信号，水平同期信号，カラー副搬
送波周波数の整数倍（通常は４倍が適当）の周波数のク
ロツク信号が適当である。ただし、これに限定されるも
のではない。

第３図に他の実施例を示す。第１図と同一符号のブロツ
クは同一機能を有するものとする。第１図と異なる点は
データ入力を並列に４ビツト設けた点である。そのた
め、メモリセルアレイ1,第１レジスタ2,転送手段4,デー
タ入力端子6,出力バツフア13およびデータ出力端子14
は、それぞれ図示されるようにａ〜ｄ（添字）の４個設
けてある。ただし、第２レジスタ3,データ入力端子5,タ
イミング＆アドレスコントローラ７は１個でよい。

第４図に他の実施例を示す。第１図と同一符号のブロツ
クは同一機能を有するものとする。1Aは行数がTVの走査
線数に等しく、列数がTV信号の１水平期間の1/4に等し
いメモリセルアレイ,1B,1C,1Dも同様で、1A〜1Dでほぼ
１フイールドに相当するとする。2Aはビツト数が、１水
平期間の1/4に等しく直列データを入力できる第１のレ
ジスタ,2Bも同様である。3Aは、ビツト数が１水平期間
の1/4に等しく直列データを入力できる第２のレジスタ
で3Bも同様である。4Aは、個数が、第１のレジスタのビ
ツト数に等しいスイツチゲートを有する転送手段で、4B
も同様である。15は、メモリセルアレイ1Aおよび1Bの任
意の１行を読み出すセンスアンプ,16はメモリセルアレ
イ1Cおよび1Dの任意の１行を読み出すセンスアンプであ
る。

第５図にタイミングチヤートを示し、動作を説明する。
（１）は時刻を示し、（２）は入力端子６から入力され
るデータD₁，（３）はデータD₁が入力される第１レジス
タの種類を示し、（４）は、入力端子５から入力される
ビツトマスクデータが入力される第２レジスタの種類を
示し、（５）は、第１のレジスタ2Aのデータをメモリセ
ルアレイ１に転送するタイミングを与える転送パルスP2
A,（６）は、第１のレジスタ2Bのデータをメモリセルア
レイ１に転送するタイミングを与える転送パルスP2B,
（７）は、第１レジスタのデータが転送されるメモリセ
ルアレイの種類を示し、（８）はセンスアンプ15の動作
期間、すなわち、メモリセルアレイ1Aもしくは1Bの任意
の１行がビツト線に読み出される期間，（９）はセンス
アンプ16が動作している期間を示し、（10）は出力端子
14から直列にデータが読み出されるメモリセルアレイ１
の種類を示している。期間Ｉでは以下の４つの動作が行
われる。

（１）第１レジスタ2A,第２レジスタ3Aに、データ入力
端子６および５からのデータD₁，D₂がそれぞれ書き込ま
れる。

（２）第１レジスタ2Bのデータのうち、第２レジスタ3B
の内容でマスクがかけられなかつたデータがメモリセル
1Dのうちの任意の一行に転送され書き込まれる。

（３）センスアンプ15で再生されたメモリセルアレイ1A
内の任意の一行が直列に出力端子14から読み出される。

（４）（２）の動作終了後、期間IIでの読出しにそなえ
てセンスアンプ16がメモリセルアレイ1Cの任意の一行を
読み出し始める。

期間IIでは、以下の４つの動作が行なわれる。

（１）第１レジスタ2B,第２レジスタ3Bに、データ入力
端子６および５からのデータD₁，D₂がそれぞれ書き込ま
れる。

（２）第１レジスタ2Aのデータのうち、第２レジスタ3A
の内容でマスクのかけられなかつたデータがメモリセル
1Aのうちの任意の一行に転送される。

（３）センスアンプ16で再生されたメモリセルアレイ1C
内の任意の一行が直列に出力端子14から読み出される。

（４）（２）の動作終了後、センスアンプ15がメモリセ
ルアレイ1B内の任意の一行の読み出しを開始する。

以下、期間III〜VIIIも、同図から簡単に推察できるよ
うに、ほぼ同様の動作をくり返す。このようにすると、
帰線期間のデータを書き込み，保持，遅延することがで
きる。第４図の例では、センスアンプ15,16のうちの一
方が動作していない期間が存在するので、この期間をメ
モリセルのリフレツシユ動作期間にあてることが可能で
ある。したがつて出力をスタテイツクカラム方式で読み
出すのに適している。

第４図は、データ入力を１ビツトで示したが、第２図の
実施例と同様に多ビツト入力が可能なことは容易に類推
できる。

第１のレジスタ２および第２のレジスタ３のビツト数
を、第１図の例では水平走査期間相当分，第４図の例で
は、水平期間の1/4相当の期間としたが、ともに一実施
例であり、ビツト数はこの２つの例に限定されない。

第６図に、第１図の実施例を実現する具体的回路を示
す。任意の１ビツトについて示すMOSトランジスタ17,お
よびインバータ18,19で、たとえば、第１図の第２レジ
スタ３の任意の１ビツトを示すビツトレジスタ60を構成
する。MOSトランジスタ21,22,およびインバータ23,24
で、たとえば第１図の第１レジスタの任意の１ビツトを
示すビツトレジスタ61を構成する。NOR回路20およびMOS
トランジスタ25,26でたとえば第１図の転送手段４のう
ちの任意の１個を構成する。（破線62で示す）１つのMO
Sトランジスタ27,29,31,33と１つのコンデンサ28,30,3
2,34の組合せで、それぞれ１ビツトのメモリセル（27,2
8），（29,30），（31,32），（33,34）を構成する。イ
ンバータ35,36およびMOSトランジスタ37でセンスアンプ
を構成する。（破線63で示す。）38,39はMOSトランジス
タである。40は、たとえば第１図の第２レジスタ３の１
ビツトを選択するビツト選択信号の入力端子,41は同じ
く第１レジスタ２のビツト選択信号の入力端子,42は、
第２レジスタのデータ入力端子,43は、第１レジスタの
データをメモリセルアレイ１へ転送するタイミングを与
える転送パルス入力端子,44はインバータである。45
は、第１レジスタのデータ入力端子,46はインバータで
ある。47〜50は任意の４本のワード線である。51はセン
スアンプコントロール信号線で、このコントロール信号
によりセンスアンプ63の動作状態，非動作状態を制御す
る。非動作状態とは具体的には、例えば、インバータ3
5,36の電源の供給をオフする等により、インバータ35,3
6の入出力部分をフローテイング状態にすることであ
る。52は、MOSトランジスタ37を開閉するための制御信
号ライン,53,54は１対のビツトライン,55,56は１対のデ
ータ出力ライン,57は出力ビツトの選択信号入力端子,58
は１対の出力信号を単一のロジツクレベル信号に変換し
出力するバツフアで、59はデータ出力端子である。次
に、第７図にタイミングチヤートを示し、第６図の動作
を説明する。（ａ）は、入力端子40から入力されるビツ
ト選択信号，（ｂ）は、入力端子42から入力されるデー
タ，（ｃ）は、入力端子41から入力されるビツト選択信
号，（ｄ）は入力端子45から入力されるデータ，（ｅ）
は、ビツトレジスタ60の出力，（ｆ）は、ビツトレジス
タ61の出力でインバータ23の出力側データ，（ｇ）は、
MOSトランジスタ37を開閉する制御信号ライン52の信
号，（ｈ）は、１対のビツト線53,54の電位，（ｉ）
は、入力端子43から入力され、第１レジスタのデータを
メモリセルアレイに転送するタイミングを与える転送パ
ルス，（ｊ）は、MOR回路20の出力，（ｋ）ワードライ
ン47の選択信号，（ｌ）は、センスアンプ63を動作状態
にする制御信号ライン51の信号である。

時刻t₁に、入力端子40から入力されたビツト選択信号の
タイミングで、入力端子42から直列に入力されるデータ
を、第２レジスタのビツトレジスタ60にラツチする。こ
の時ビツトレジスタ60の出力は、本例では反転し、ロー
レベルとなる。同様に、入力端子41から入力されたビツ
ト選択信号のタイミングで、入力端子45から直列に入力
されたデータを、第１レジスタのビツトレジスタ61にラ
ツチする。この時、ビツトレジスタ61の出力は、インバ
ータ23の出力側がハイ，インバータ24の出力側がローと
なる。以上の動作で、第２レジスタ，第１レジスタの任
意のビツトに、データがラツチされる。次に、第１レジ
スタのデータをメモリセルアレイに転送する動作を説明
する。時刻t₂に、入力端子52よりハイレベルの信号が入
力されMOSトランジスタ37がONし、ビツト線53,54が短絡
される。短絡直前、１対のビツト線53,54は、一方がハ
イ，他方がローになつているので短絡後のビツトライン
53,54の電位は、ほぼ電源電圧の1/2になる。次に、時刻
t₃に入力端子43より、第１レジスタのデータをメモリセ
ルアレイに転送するタイミングを与える転送パルスが入
力されると、NOR回路20の出力はハイとなり、MOSトレン
ジスタ25,26がオンし、ビツトレジスタ61の内容が１対
のビツト線53,54に出力される。転送パルスとほぼ同様
のタイミングで、任意のワード線（ここではワード線47
とする）がハイになり、メモリコンデンサ28を選択す
る。時刻t₄に、センスアンプ63のコントロール信号が入
力され、センスアンプ63が動作状態になり、ビツト線5
3,54間の電位差を増幅しビツト線53をハイ，ビツト線54
をローに固定する。これは、MOSトランジスタ25,26のV
_THの影響で、ゼツト線53が電源電圧まで上昇していない
場合、さらに有効である。その後、時刻t₅にワード線47
がローになり、コンデンサ28へのデータの書き込みが完
了する。上記の説明は、第２レジスタのビツトレジスタ
60に、入力端子42からのハイのデータをラツチした場合
について説明した。

次に、入力端子42からのローのデータをラツチした場合
について説明する。第８図に、この場合のタイミングチ
ヤートを示す。（ａ）は、MOSトランジスタ37を開閉す
る制御信号ライン52の制御信号，（ｂ）はビツト線53,5
4の電位，（ｃ）はワード線47の選択信号，（ｄ）は、
センスアンプ63を動作状態にする制御信号ライン51の信
号である。この場合ビツトレジスタ60の出力はハイとな
るため、NOR回路20の出力は常にローでる。したがつ
て、MOSトランジスタ25,26は常時オフである。時刻t₂か
らt₄までは前の説明と同様である。時刻t₃にワード線47
がハイになる。ここで、コンデンサ28に、ハイレベルが
書き込まれているとすると、ビツト線53の電位はわずか
に上昇し、ビツト線53と54ではわずかに電位差が発生す
る。この電位差は、コンデンサ28の容量値と、ビツト線
53の寄生容量，浮遊容量の関係で決まる。時刻t₄に、セ
ンスアンプコントロール信号ライン51がハイになり、セ
ンスアンプ63が動作状態になると、ビツト線53,54間の
電位差が増幅され、ビツト線53はハイ，ビツト線54はロ
ーとなる。時刻t₅に、ワード線47がローになりコンデン
サ28には、元のデータが保持される。また仮に、容量28
にローレベルが書き込まれていた場合、時刻t₃にワード
線47がハイになると、ビツト線53がわずかに下降，ビツ
ト線53,54間のわずかな電位差が、センスアンプ63で増
幅され、ワード線47がローになるタイミングで、コンデ
ンサ28にはローレベルが保持される。以上述べたよう
に、第２レジスタの任意のビツトレジスタ60にラツチし
たデータ内容により、第１レジスタの対応するビツトレ
ジスタ62の内容をメモリセルアレイに転送するか、しな
いかを制御できる。第７図，第８図に示した信号タイミ
ングは一例であり、位相，パルス幅など本図で限定され
るものではない。また、入力端子40,41から入力するビ
ツト選択信号は、まつたく同じものでもよいので共通に
できる。第１図では共通にしている。

次に、読み出し動作について説明する。第９図にタイミ
ングチヤートを示す。（ａ）はMOSトランジスタ37を開
閉する制御信号ライン52の制御信号，（ｂ）は、ビツト
線53,54の電位，（ｃ）は、ワード線47の信号，（ｄ）
は、センスアンプ63をコントロールする制御信号ライン
51の信号，（ｅ）は入力端子57から入力される読み出し
ビツト選択信号，（ｆ）は、出力ライン55,56の電位を
示す。

時刻t₁に、制御信号ライン52がハイとなり、ビツトライ
ン53,54が短絡される。時刻t₂にワード線47がハイにな
り、コンデンサ28のデータがビツト線53に読み出され
る。ここでは、コンデンサ28にハイレベルが保持されて
いたとすると、ビツト線53の電位はわずかに上昇し、ビ
ツト線53,54間には電位差が発生する。時刻t₃に、制御
信号ライン51がハイになつて、センスアンプ63が動作状
態になり、ビツト線53,54間の電位差が増幅され、ビツ
ト線53がハイ，ビツト線54がローとなる。時刻t₄にはワ
ード線47がローになり、コンデンサ28には元のデータが
保持される。時刻t₅には、入力端子57から、読み出しビ
ツト選択信号が入力され、MOSトランジスタ38,39がON
し、ビツト線53,54のデータを出力ライン55,56にそれぞ
れ出力する。t₅以前の出力ライン55,56の電位は、直前
に読み出されたビツトの情報で決められる値になってい
るが、当該ビツトの読み出しには関係しない。出力ライ
ン55,56のデータはバツフア58により、単一のロジツク
レベルに変換され、出力端子59より出力される。

第10図に他の一実施例を示す。第10図は、第６図同様第
２レジスタ，第１レジスタ，転送手段の対応する任意の
１ビツトについて図示してある。ただし、メモリセル，
センスアンプ，出力ライン等は図示していない。64はコ
ンデンサ,65はAND回路である。第６図と同一符号の素
子，ブロツク，ラインは同一機能を有するものとする。
第６図と異なる点は、第２レジスタの任意のビツトレジ
スタ60を、MOSトランジスタ17とコンデンサ64で構成し
た点である。この構成では、入力端子40から入力するビ
ツト選択信号に昇圧信号（たとえば7v）を用いると、MO
Sトランジスタ17のV_THによる影響を抑圧できる。その他
のブロツクの動作は、第６図と基本的に同一である。

第11図に本発明のまた別の実施例の要部を示す。同図に
おいて66a〜66mはそれぞれスイツチであり、第２レジス
タ３の各ビツト出力の正相出力および反転出力を切替え
る。67はスイツチ66a〜66mの制御を行なう制御信号の入
力端子である。第１図および第４図と同一番号のものは
同一機能である。第11図に示す実施例の特徴は、入力端
子67から入力する制御信号により、第２レジスタ３の内
容を瞬時に反転する事と同様の効果を得ることが出来る
ことである。第12図を用いて第11図の実施例の動作につ
いて説明を行なう。第12図において第１図および第11図
と同一番号のものは、同一機能である。第12図（ａ）に
おいては第１レジスタ２にビデオ信号ＡとＢのデータを
入力し、第２レジスタ３には、ビデオ信号Ａの情報がメ
モリセルアレイ１に選択的に書き込める様にデータを入
力している。次に同図（ｂ）においては、第１レジスタ
２の情報をメモリセルアレイ１に書き込んでいる。この
時、第２レジスタ３に蓄えられたデータに対応して、ビ
デオ信号Ａの情報だけが、メモリセルアレイ１に書き込
める様に、入力端子67には予め制御信号を加えておく。
次に同図（ｃ）において、入力端子67の制御信号を反転
し、今度はビデオ信号Ｂの情報だけをメモリセルアレイ
１に書き込むことができる。この時予めメモリセルアレ
イの行選択アドレスを変更しておけば、（ｃ）に示すご
とく、異なつた行にビデオ信号ＡおよびＢを連続して書
き込むことが出来ることが容易に理解出来る。第11図の
実施例における第12図に示した機能は、例えば、テレビ
ジョン画面を垂直に分割して、それぞれビデオ信号Ａお
よびＢを表示する様な応用例において非常に有効であ
る。互いに同期の位相が一致していないビデオ信号を、
シリアルリードインリードアウトを行なうビデオメモリ
上に書き込む場合には、フイールドメモリあるいはフレ
ームメモリを用いたフレームシンクロナイザーを用い
て、メインのビデオ信号（このビデオ信号の同期でビデ
オメモリおよび表示系が動作している）の同期にサブの
ビデオ信号（このビデオ信号は表示系およびビデオメモ
リの動作と同期信号が一致してない。）を合わせる必要
がある。ところが、第11図の構成では、水平同期のみを
合わせるだけでよく、水平同期位相合わせは１個あるい
は２個のラインメモリで実現出来る。

また第11図の実施例において、入力端子67の制御信号を
固定しておけば、これまで第１図〜第10図に示した実施
例と全く同一の動作が可能であることは言うまでもな
い。

第13図に本発明のまた別の実施例を示す。第13図は第１
レジスタ，第２レジスタ，転送手段の対応する任意の１
ビツトについて図示してある。メモリセル，センスアン
プ，出力ライン等は図示していない。同図において、68
および69はインバータ,70〜77はトランスフアーゲート
であり、第６図と同一符号の素子，ライン，ブロツクは
同一機能を有するものとする。本実施例においては、第
２レジスタ60への書き込みが、入力端子42からの信号と
その反転信号の両方を用いて行なわれている点，転送手
段62において、トランスフアゲート74および76あるいは
75および77の直列接続により構成している点が第６図あ
るいは第10図の例とは異なつている。またインバータ69
およびトランスフアゲート72,73は、入力端子67からの
制御信号に応じて第２レジスタ60の出力を切換えるスイ
ツチとして働らく。これは第11図におけるスイツチ66a
〜66mに対応しており、本実施例が第12図に示した、動
作が可能であることが安易に推察出来るであろう。

第14図に本発明のまた別の実施例を示す。第14図は、第
１レジスタ，第２レジスタおよび転送手段の対応する任
意の１ビツトについて図示している。同図において78は
PMOSのトランスフアーゲートであり、第13図におけるト
ランスフアーゲート73に相当している。また79,80はNOR
ゲート,81,82はANDゲートである。第14図において、第1
3図と同一符号のものは、同一機能を有している。第14
図は第２レジスタの任意のビツト60がNORゲート79およ
び80から成り、書き込み制御にトランスフアーゲートで
はなく、ANDゲート81,82を用いていることと、トランス
フアーゲート78がPMOSのためインバータ69が不要になつ
た他は第13図と同一構成であり、同じ動作を行なうこと
が出来る。

第15図に本発明のまた別の実施例を示す。第15図は、第
１レジスタ，第２レジスタおよび転送手段の対応する任
意の１ビツトについて図示している。同図において83は
イクスクルーシブORゲート,84および85はトライステー
トバツフアである。第15図において、第６図，第10図と
同一符号の素子，ブロツク等は同一機能である。

本実施例においては第２レジスタ60の出力を選択する代
りにイクスクルーシブOR83を用いている点と、、第１レ
ジスタ61の出力をビツト線53,54に伝える手段としてト
ライステートバツフア84,85を用いている点が第13図と
は異なつているが、各入力端子からは同一のタイミンで
制御信号を入力し、同一の動作をさせることが出来るこ
とは容易に推察出来よう。

第16図に他の実施例を示す。第１図と同一符号のブロッ
クは同一機能を有するものとする。86は第１レジスタ２
の全データを同一転送タイミングでラッチする第３レジ
スタで、ビット数は、第１レジスタ２と同じｍビットで
ある。87は第２レジスタ３の全データを同一転送タイミ
ングでラッチする第４レジスタで、ビット数は同じくｍ
ビットである。88はメモリセルアレイ１内の連続するｍ
ビットのデータを同一転送タイミングでラッチする出力
第１レジスタ,89は出力第１レジスタ88のデータを同一
転送タイミングでラッチし、直列にデータを出力する出
力第２レジスタである。メモリセルアレイ１の構成は、
列数が第１レジスタ２のビット数ｍの整数倍で、総容量
が約１フィールド分とする。タイミング＆アドレスコン
トローラ７の出力のP₃はメモリセルアレイ１の行選択
を，P₄はｍビット単位の列選択を行うものとする。P₇は
メモリセルアレイ１の連続するｍビットのデータを出力
第１レジスタ88へ転送するタイミングを与えるパルス、
P₈は出力第１レジスタ88のデータを出力第２レジスタ89
へ転送するタイミングを与えるパルスである。

第17図にタイミングチャートを示し動作を説明する。第
17図において（１）は入力端子６からの第１レジスタ２
への入力データ、（２）は入力端子５からの第２レジス
タ３への入力データ、（３）、（４）、（５）、
（６）、（７）そして（８）はそれぞれタイミング＆ア
ドレスコントローラ７からの出力P₁，P₅，P₂，P₇，P₈，
P₄である。（９）は出力第２レジスタ89からの出力デー
タD₃である。

期間１には以下の５つの動作が第17図のタイミングで行
なわれる。

１）入力端子６から入力されたデータD₁がパルスP₁のタ
イミングで連続するｍビットのデータが第１レジスタ２
に取り込まれ、パルスP₅のタイミングで、第１レジスタ
２のｍビットの全データが第３レジスタ86へ転送され
る。

２）入力端子５から入力されたデータD₂がパルスP₁のタ
イミングで連続するｍビットのデータが第２レジスタ３
に取り込まれ、パルスP₅のタイミングで第２レジスタ３
のｍビットの全データが第４レジスタ87へ転送される。

３）パルスP₈のタイミングで出力第１レジスタ88のｍビ
ットの全データが出力第２レジスタ89へ転送され、パル
スP₄のタイミングでｍビットのデータを直列に出力す
る。

４）行選択信号P₃、列選択信号P₆で指定されたメモリセ
ルアレイ１内の連続するｍビットのデータをパルスP₇の
タイミングで出力第１レジスタ88へ転送する。

５）パルスP₂のタイミングで、第３レジスタ86のｍビッ
トのデータのうち第４レジスタ87のデータでマスクのか
けられなかったデータが、行選択信号P₃、列選択信号P₆
で指定されたメモリセルアレイ１内の領域へ転送され
る。

期間II,期間IIIも同一の動作が行われる。

上記説明において、入力端子６からのデータD₁を直列に
ｍビット分第１レジスタ２に取り込み、パルスP₅のタイ
ミングで第３レジスタ86へ転送すると説明したが、以下
に説明するタイミングでも良い。

第１レジスタ２に（ｍ−１）ビットのデータを取り込
み、次のｍビット目のデータは、既に取り込まれた（ｍ
−１）ビットのデータと同一タイミングで直接、第３レ
ジスタ86へ転送する。この場合、第１レジスタ２のビッ
ト数は１ビット小さくすることができる。この動作は第
２レジスタ３から第４レジスタ87への転送にも可能であ
る。また出力第１レジスタ88から出力第２レジスタ89へ
の転送においても同様に適用できることは容易に類推で
きる。さらに、第16図は１ビット入力で説明したが、第
１図と第３図の例と同様、多ビット入力でも良いのは明
らかである。

第18図に本発明の実施例を示す。この例ではメモリセル
アレイ１の列数が第１レジスタ２のビット数ｍのＮ倍
（Ｎは整数）の場合で、第１レジスタ２の１ビット分に
対応する入力部から出力部までを示している。ただし、
この例では、１つのビット線ペアにメモリセルは２個示
し、他のセルは省略している。第６図，第14図と同一符
号のブロック素子は同一機能を有するものとする。91は
第１レジスタ2,第２レジスタ３のデータをそれぞれ第３
レジスタ86、第４レジスタ87へ転送するタイミングを与
える信号P₅の信号ライン92,93,94,95はMOSトランジスタ
でトランスファゲートの機能を有する。96,97はインバ
ータで、96,97で第４レジスタ87の１ビットのラッチを
構成する。98,99はインバータで、98,99で第３レジスタ
86の１ビットのラッチを構成する。100A〜100NはMOSト
ランジスタ,101A〜101Nはコンデンサで、MOSトランジス
タ100とコンデンサ101でメモリセルアレイ１内の１ビッ
トのメモリセルを構成する。102A〜102NはMOSトランジ
スタ,103A〜103Nはコンデンサである。MOSトランジスタ
102は、MOSトランジスタ100と、コンデンサ103はコンデ
ンサ101と同一機能である。105A₁〜105N₂はMOSトランジ
スタでトランスファゲートの機能を有する。106A₁と106
A₂は一対のビット線で、106B₁と106B₂〜106N₁と106N₂ま
で同様である。104A〜104Nは、第３レジスタ86の任意の
１ビットの出力ラインをＮ個のビット線ペア106A〜106N
のどれに接続するかを選択する信号ラインである。これ
は列アドレスデータをデコードして得ることができる。
これによりｍビット単位で列方向にもランダムアクセス
が可能である。

107はメモリセルアレイ１内の連続するｍ個のデータを
第１出力レジスタ88へ転送するタイミングを与える信号
P₇の信号ライン、108,109はMOSトランジスタでトランス
ファゲートの機能を有する。110,111はインバータで11
0,111で出力第１レジスタ88の１ビット分のラッチを構
成する。112は出力第１レジスタ88のデータを出力第２
レジスタ89へ転送するタイミングを与えるパルスP₈の信
号ライン、113,114はMOSトランジスタでトランスファゲ
ートの機能を有する。115,116はインバータで115,116で
出力第２レジスタ89の１ビット分のラッチを構成する。
117,118はインバータでバッファ機能を有する。119,120
はMOSトランジスタでトランスファゲートの機能を有す
る。121,122は出力ラインペアである。

第18図の構成では、第１レジスタ2,第２レジスタ３のビ
ット数が1/Nになるので、図に示されるように第１レジ
スタ２と第２レジスタ３をICのレイアウト上で並列に配
置しやすい。

第18図で第１レジスタ2,第２レジスタ3,出力第２レジス
タ89をデータセレクタタイプのラッチで示したが、シフ
トレジスタで構成することも可能である。

本発明では直列データを入力できるｍビットの第１レジ
スタと直列データを入力できるｍビットの第２レジスタ
を設け、１つの転送パルスと、第２レジスタ内のｍビッ
トのデータのそれぞれとの論理信号で動作する転送手段
を介して第１レジスタ内のｍビットのデータのうち、第
２レジスタのデータに対応して任意のデータをメモリセ
ルアレイに転送する。これによりビットマスク機能が可
能となる。

また、入力データをｍビットの第１レジスタに取り込む
ので高速書き込みが可能であり、また第１レジスタにデ
ータを取り込んでいる期間は書き込みがメモリセルアレ
イを常時独占することはないので読み出しを高速に行う
ことが可能である。

〔発明の効果〕

本発明によれば、デジタル化したビデオ信号をリアルタ
イムで入出力でき、かつ、ビット単位のマスク機能が可
能なビデオメモリを実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図説
明のためのタイミングチヤート、第３図は本発明の他の
一実施例の構成図、第４図は本発明の更に他の一実施例
の構成図、第５図は第４図説明のためのタイミングチヤ
ート、第６図は本発明の更に他の一実施例の構成図、第
７図，第８図，第９図は、第６図の実施例の説明のため
のタイミングチヤート、第10図は本発明の更に他の実施
例の構成図、第11図は本発明の更に他の一実施例の構成
図、第12図は第11図の実施例の動作説明のための模式
図、第13図，第14図，第15図はそれぞれ本発明の更に他
の実施例の構成図である。第16図は本発明の実施例を示す構成図、第17図は第17図
に示す実施例のタイミングチャート、第18図は本発明の
他の実施例の構成図である。１……メモリセルアレイ、２……第１レジスタ３……第２レジスタ、４……転送手段７……タイミングアドレスコントローラ 14……出力バッファ

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Claims

【特許請求の範囲】

【請求項１】メモリセルアレイと、直列データを入力で
きるｍビットの第１のレジスタと、LSIの１つの外部端
子から直列データを入力できるｍビットの第２のレジス
タと、転送パルス発生回路とを有し、該転送パルス発生
回路の出力信号と該第２のレジスタ内のｍ個のそれぞれ
のデータとの論理信号で動作するｍ個の転送手段を介し
て該第１のレジスタのうちの任意のデータを該メモリセ
ルアレイに転送することを特徴とするビデオメモリ。