JPH03235293A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ回路に関し、特に高集積度および
高速性を要求される微細デバイスを用いた半導体メモリ
回路に関する。

〔従来の技術〕

従来、この種の半導体メモリ回路はデジット線対とワー
ド線との交点に各メモリセルが接続され、しかもこのデ
ジット線対を介して各負荷デバイスおよびセンスアンプ
が接続されている。

第８図はかかる従来の一例を示す半導体メモリ回路図で
ある。

第８図に示すように、従来の半導体メモリ回路はワード
線ＷＬおよびデジット線対Ｄｉ、ＤＩの各交点に接続さ
れるメモリセル１と、デジット線対ＤＩ、ＤＩに接続さ
れる負荷回路１１およびスイッチ回路１２と、このスイ
ッチ回路１２にバス７を介して接続されるセンスアンプ
回路１３とを有している。尚、メモリセルＩＡ、１Ｂは
メモリセル１と同様であり、負荷回路１１Ａ、１１Ｂも
負荷回路１１と同様であり、またスイッチ回路１２Ａ、
１２Ｂもスイッチ回路１２と同様であるので、以下の説
明では１組のみを取り上げ他の組は差しつかえない限り
省略する。

まず、メモリセル１は抵抗素子Ｒ１，Ｒ２およびＭＣ８
）ランジスタ（セルトランジスタ）ＭＣ３、ＭＣ４から
なるフリップフロップと、デジット線対ＤＩ、Ｄｉおよ
びワード線ＷＬ間に接続されるＭＣ８）ランジスタ（以
下、ＭＣ８）ランジスタをＭＣ８Ｔｒと称す）ＭＣＩ、
ＭＣ２からなる伝達用のスイッチ素子とにより構成され
ている。このメモリセル１におけるＭＣ３Ｔ　ｒ　ＭＣ
１。

ＭＣ２のゲートに接続されたワード線ＷＬおよびデジッ
ト線対ＤＩ、ＤＩを選択すれば、セルトランジスタＭＣ
３，ＭＣ４と、デジット線ＤＩ、ＤＩに接続された負荷
回路１１の負荷ＭＯ８ＴｒＭ１８、Ｍｌ　９との導電比
により、セル情報をデジット線対ＤＩ、Ｄｉ間の電位差
として検出することができる。

また、スイッチ回路１２はデジット線対Ｄｌ。

Ｄｉに接続され且つゲートにデジット選択信号を供給さ
れるスイッチ素子としてのＭＣ８ＴｒＭ２０、Ｍ２１と
、デジット線間を接続するＭＣ８ＴｒＭ２２と、デジッ
ト選択信号Ｙ１を反転させてＭＣ８Ｔｒ　　Ｍ２２のゲ
ートに供給するインバータエＮＶとを有している。この
スイッチ回路１２はデジット選択信号Ｙｌによりオンし
ているスイッチＭＯ８Ｔｒ　　Ｍ２０．Ｍ２１を介して
メモリセルｌの情報をデータバスＤＢ、ＤＢ−％送出す
る。このデータバスＤＢ、ＤＥ′には、複数のスイッチ
回路１２，１２Ａ、１２Ｆからの情報がマルチプレクサ
動作で伝達され、センスアンプ回路１３に転送される。

更に、センスアンプ回路１３は入力トランジスタＱ１８
．Ｑ１９と、差動増幅トランジスタＱ２０゜Ｑ２１と、
負荷抵抗素子Ｒ９，ＲＩＯと、入カニミッタフォロア、
ＥＣＬカレントスイッチの定電流源を形成するＭＣ８Ｔ
ｒ　　Ｍ２３〜Ｍ２５とを有している。特に、このセン
スアンプ回路１３では、デジット線ＤＩ、Ｄｉ−間で検
出された電位差情報をエミッタフォロアの入力バイポー
ラＴｒＱ１８．Ｑ１９を介して差動増幅器を形成するエ
ミッタカップルのバイポーラＴｒ　　Ｑ２０．Ｑ２１の
ベースに差電位（ＳＢ、ＳＢ）として供給し、そのＴｒ
Ｑ２０．Ｑ２１のコレクタに接続された負荷インピーダ
ンス素子Ｒ９，ＲＩＯにより出力バッファ（図示省略）
を動かすのみ充分な差電位に増幅してＳ、により出力す
る。

ここで、デジット線ＤＩ、Ｄｉ−が非選択状態でのレベ
ルは、スイッチ回路１２のデジット選択信号Ｙ１をイン
バータＩＮＶで反転させた信号がゲートに入力されるデ
ジット線イコライザ用ＭＯ８ＴｒＭ２２によってほぼ同
電位になり、選択状態で高速にメモリセル１の情報を読
み出すためのスタンバイ状態になっている。

また、書き込み時には、デジット線対Ｄｉ、Ｄｉ′のど
ちらか一方をメモリセル１のフリップフロップの内部レ
ベル反転しきい値電位よりも下げることによって、フリ
ップフロップの片側のオンしているＭＯ８Ｔｒがオフと
なり、メモリセル１の内部状態が反転するので、メモリ
セル１への書キ込みが行なわれる。

要するに、上述した従来の半導体メモリ回路は、左右対
をなすデジット線にそれぞれ接続された負荷ＭＯ８Ｔｒ
と選択されたメモリセルのＭＯ８Ｔｒ　　との導電比に
よって決まるデジット線電位の左右電位差としてメモリ
セル内の情報が検出すれ、これがスイッチ用ＭＯ８Ｔｒ
を介してセンスアンプに入力されている。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリ回路は、メモリセルにデジ
ット線対を介して接続された負荷ＭＯ８Ｔｒおよびメモ
リセル内のＭＯ８Ｔｒの導電比により決まるデジット線
電位の差としてセル情報を読み出し、これをセンスアン
プに導いている。

すなわち、メモリセルの左右どちらか一方のデジット線
からセル内に流れこむ電流（セル電流）の差により生じ
る負荷ＭＯ３Ｔｒのソース・ドレイン間電圧の差がデジ
ット線電位差となっている。

しかるに、高速の読み出し動作をするためには、デジッ
ト線を高速で駆動する必要があるが、多数個並列接続さ
れているメモリセルのＭＯ８Ｔｒのソース拡散領域の容
量は数１０ｐＦ程度の太きさである。従って、高速の充
・放電を行なうためには、駆動能力の高いＭＯ８Ｔｒが
要求される。

また、デジット線電位をハイレベルに引き上げるのは負
荷ＭＯ８Ｔｒであり、引き下げるのはセルのＭＯ８Ｔｒ
である。

それ故、Ｔｒ駆動能力を上げると、前者はデジット線間
電位差が小さくなり、後者はセル電流が増加してしまう
という欠点がある。

このため、高速読み出し回路を実現するためには、許容
最大のセル電流で且つセンスアンプ動作が可能な最小の
デジット線振幅になるように回路定数を設計せざるを得
ない。

また、高速性を要求される微小デバイスを用いた半導体
メモリ回路では、セル内左右のＭＯ８Ｔｒおよび一対の
デジット線に接続された負荷ＭＯ３Ｔｒとデジット線ス
イッチ用ＭＯ８Ｔｒとに特性上のアンバランスが生じた
場合、センスアンプに接続された左右データバスを流れ
る電流において、ハイレベルおよびロウレベルに差が生
じ、最小電位差が減少してしまう。

この製造面から生ずるデバイスのバラツキはＭＯ８’Ｔ
ｒに多く見られる。例えば、ゲート長Ｌ＝１．０μｍの
デバイスでは、約０．１μｍ程度のバラツキが生じ、他
の特性バラツキと合せると、最悪時にはセンスアンプ入
力電位差が１００ｍＶから〜６０ｍＶ程度まで減少する
ので、あらかじめマージンを取って回路設計を行なう必
要がある。

各素子についてマージンをとると、メモリ回路としては
、動作速度が遅くなるという欠点がある。

更に、動作マージンが確保された回路においても、デバ
イス特性のアンバンスが生じた場合、選択されるメモリ
セルにより読み出し速度にバラツキが生じ易くなり、そ
れ故メモリ回路全体としてのアクセススピードが遅くな
ってしまう。また、これは製品の特性バラツキの増大の
原因ともなり、歩留り低下を引き起こすという欠点も生
じる。

〔課題を解決するための手段〕

本発明の半導体メモリ回路は、デジット線対または各デ
ジット線対からスイッチ回路を介して複数本のデジット
線対の情報を集めたデータバス線対を経てセンスアンプ
に選択されたワード線およびデジット線対に接続された
メモリセルの情報を伝達する半導体メモリ回路において
、前記メモリセルの記憶データにより前記デジット線対
のいずれか一方に流れるセル電流を前記デジット線対ま
たはデータバス線対にそれぞれ接続されたダイオード型
半導体素子の順方向電流の差として供給することにより
生じる順方向電圧の電位差を用いて前記メモリセルの情
報を読み出し、前記センスアンプに伝達するように構成
される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示す半導体メモリ回路
構成図である。

第１図に示すように、本実施例は、ワード線ＷＬｌ、Ｗ
Ｌ２およびデジット線ＤＩ、万１−Ｄ３゜Ｄ３の交点に
配置されるメモリセル１．ＬＡ。

ＩＢと、これらデジット線対およびバス７間に接続され
るスイッチ回路２，２Ａ、２Ｂと、バス７に接続される
負荷回路４と定電流回路５およびセンスアンプ回路６を
有する読み出回路３とを含んでいる。ここでは、半導体
メモリのメモリセル情報の読み出し動作を説明する。

まず、メモリセル１．ＬＡ、ＩＢ　（以下、メモリセル
ｌを代表して説明する）は、ＮチャンネルＭＯＳ　）　
ランジスタ（ＮＭＯ８）ＭＣ３，ＭＣ４および抵抗素子
ＲＣＩ、ＲＣ２を有するフリップフロップ型のメモリ情
報保持部と、このフリップフロップ型のメモリ情報保持
部およびデジット線り！、ＤＩ間を接続する情報伝達用
ＮＭＯ５ＭＣｌ、ＭＣ２とから構成されている。しかも
、ＮＭＯ３ＭＣＩ、ＭＣ２のゲートはワード線ＷＬＩに
接続されており、これらメモリセルとワード線およびデ
ジット線対とを複数本マトリックス状に配置することに
より、メモリセルアレイを形成している。これらのデジ
ット線Ｄｉ、Ｄｉは、Ｙ１信号により切換えられるデジ
ット線スイッチ回路２に接続されており、選択時にはイ
ンバータＩＮＶおよびＰチャンネルＭＯＳトランジスタ
（ＰＭＯ８）Ｍｌ、Ｍ２を介して複数本のデジット線情
報を集めるデータバス線対ＤＢ、ＤＢ−にそれぞれ接続
される。また、スイッチ回路２の非選択時には、ＰＭＯ
８Ｍ３．Ｍ４を介してデジット線非選択用電位に設定さ
れたＤＢＬ線に接続される。これら複数個あるデジット
線スイッチ回路２．２Ａ、２Ｂによるマルチプレクサ−
動作によりデジット線が選択されるが、これらデジット
線に接続されたデータバスＤＢ、Ｄ百は負荷デバイスと
して設置されたダイオード型半導体素子（負荷ダイオー
ド）、例えばｐ型−ｎ型半導体接合ダイオードであるＱ
ｌ、Ｑ２のカソードに接続されている。７ノード側端子
を最高電位Ｖ。。に接続した場合、データバス線対ＤＢ
、ＤＢはｖｏ。−約０．８ｖに固定され、デジット線Ｄ
Ｉ、ＤＩはスイッチ用ＰＭＯ８Ｍｌ、Ｍ２とメモリセル
１内の伝達用ＮＭＯ８ＭＣ１、ＭＣ２およびデータ保持
用ＮＭＯ８ＭＣ３，ＭＣ４との導電比により決まる電位
になる。かかるメモリセル１の情報読み出しは、左右対
をなすセル内データ保持用ＮＭＯ８ＭＣ３，ＭＣ４のど
ちらか一方がオンしているため、オンしている片側のデ
イット線からメモリセル１を通して最低電位Ｖ□に流れ
るセル電流工、またはＩ２の有無により生じる負荷ダイ
オード対Ｑ１．Ｑ２の順方向電圧の差、つまりデータバ
スＤＢ、ＤＢの電位差として検出される。

この負荷ダイオードＱｌ、Ｑ２にはセル電流なしの場合
にも微小なオフセット電流を流しておくための定電流源
回路５が接続されているがこの定電流源回路５はセル構
造を模擬したＮＭＯ８ＭＣ５〜ＭＣ８および抵抗素子Ｒ
Ｃ３，ＲＣ４より構成されている。すなわち、負荷ダイ
オードＱ１にセル電流工、が流れている場合、負荷ダイ
オードＱ２には、このオフセット電流Ｌ’のみが流れて
いる。このオフセット電流Ｌ’は選択されたメモリセル
１のオン側のＮＭＯ８と同方向且つ同形状のＮＭＯ８Ｍ
Ｃ５，ＭＣ７により電流値が決定される。しかるに、一
部のデバイスパラメータ、例えばＭＣＩとＭＣ５のゲー
トチャネル幅Ｗを適当な設定定数にした場合、これらＮ
ＭＯ８のインピーダンスはセル保持用ＭＯ８）ランジス
タやデジットスイッチ用のＭＯＳ）ランジスタのインピ
ーダンスに比べて充分大きいため、■、と丁。

の電流比がこの設定定数になる。例えば、定数を１００
倍に設定した時、ダイオードＱ１に流れるオフセット電
流Ｉ２’は■１に比べ充分に小さく且つ無視できるので
、負荷ダイオードの電流比は１００になる。従って、デ
ータバスＤＢはＤＢより約１２０ｍＶ低い電位となり、
この電位差がセンスアンプ回路６に入力される。本実施
例で示すセンスアンプ回路６は、ＮＭＯ３Ｍ５．Ｍ６の
ゲートに入る電位差により、ＰＭＯ３Ｍ７．Ｍ８による
カレントミラー回路を使って増幅され、出力端子Ｓから
出力される。この増幅出力は出力バヅファを通してデー
タ出力となる。尚、この例ではセンスアンプ回路６の出
力Ｓは一端子の場合で示すが、二端子あってもよい。

ここで、非選択用の電位ＤＢＬは、負荷ダイオードＱｌ
、Ｑ２を模擬したダイオードＱ３により、選択時と同レ
ベルのＶ。０−約０．８ｖに設定され、非選択状態のデ
ジット線はすべてこの電圧にクランプされる。

次に、内部スイッチングについて電位波形の時間変化を
用いて説明する。

第２図は第１図における読み出し動作を説明するための
内部電位のダイミング図である。

第２図に示すように、ここではワードアドレスアクセス
の動作を扱つ。

まず、アドレス入力がｔｌ、ｔ２でそれぞれ切換った場
合、デコーダを通りワード線ＷＬが遅れてスイッチする
。これにより選択セルが移動し、デジット線及びデータ
バス線上に現れる電位の高低関係が反転する。図示する
ＤＢ、ＤＢ−の波形がこれであり、デジット線に付加し
ている大容量によって電位変化の速度が遅いので、高速
にスイッチさせるために振幅は約１００ｍＶ程度に小さ
く押えである。この信号はセンスアンプ６で増幅され、
出力ｓ、ｓ　ｃｓは第１図では省略）として取り出され
る。この信号を受けてデータ出力がスイッチし、ここま
での時間がアドレスアクセス時間Ｔ、〜Ｔ、になる。こ
こで、対をなすデータバスＤＢ、ＤＢのハイおよびロウ
電位にアンバランスが生じた場合、すなわち図中に点線
で示すようＤＢの電位が下った場合、データバススイッ
チング点は、ａ点から０点へ、およびｂ点からｄ点へそ
れぞれ移動し、アドレスアクセス時間はＴ、からＴｅへ
、およびＴ、からＴ、へ移動するため、アドレスアクセ
ス速度はＴｃ−Ｔ、の分だけ増加してしまう。尚、バラ
ンス状態ではＴ、＝Ｔ、である。

更に、アンバランス量が大きくなると、センスアンプ６
の能力範囲を超えて出力り。ｖ？レベル振幅の減小をま
ねき、最後にはファンクション不良に至る。

しかるに、前述した第８図に示す従来回路においては、
セルや負荷ＭＯ８）ランジスタあるいはスイッチ用ＭＯ
Ｓトランジスタ等の対を成すデバイス間でデバイス特性
のバラツキを生じやすく、回路全体のＭＯＳ）ランジス
タ特性変動と合わせると、データバスＤＢ、ＤＢの電位
差は、１００ｍＶに対し最悪時では士約４０ｍＶも変動
してしまう。この結果、アドレスアクセス時間も数ｎｓ
以上の遅れが生じる。さらに、センスアンプ６の能力限
界とのマージンを確保するため、データバスＤＢ、ＤＢ
振幅を〜１５０ｍＶ程度まで大きくする必要があるが、
これによってもアドレスアクセス時間Ｔは数ｎｓの遅れ
を生じてしまう。

次に、かかるデータバスＤＢ、ＤＢの電位設定について
第３図を参照して説明する。

第３図は第１図に示す負荷回路を構成するダイオードの
順方向電流−電圧特性図である。

第３図に示すように、ダイオードの直列抵抗成分を無視
できる電流領域では、次の（１）式にしたがう。

Ｉ＝Ｌ　（ｅｘｐ−−１）　　　　　　　　　−（１）
Ｔ また、セル電流工とオフセット電流工′との差により生
じる電位差ΔＶは、次の（２）式になる。

従って、データバスＤＢ、ＤＩの電位差は、セル電流工
がオフセット電流１′に比べて充分太きければ、Ｉ／Ｉ
　’で決定される。すなわち、セル電流■はセルを構成
するＮＭＯ８）ランジスタでほぼ決まるため、右左ＭＯ
３）ランジスタにアンバランスがあり且つセル電流が工
、≠Ｉ２になった場合でも、オフセット電流Ｌ’および
Ｉ２’も同様にシフトするため、電流比１１／Ｉ、’お
よびＩ２／ｈｆｅの値はほとんど影響を受けない。また
、デバイス特性の変動による電流値変動においても同様
であり、電流比は変らないので、Δｖ１＝Δｖ２となっ
てアンバランスは生じない。しかも、負荷ダイオードＱ
ｌ、Ｑ２の特性アンバランスによる順方向電圧の差はほ
とんど生じない（数ｍＶ以内）（７）　”’Ｃ、チー　
タハスＤＢ、ＤＢの振幅をセンスアンプ動作限界に近い
所まで小さくすることができ、高速化を実現することが
できる。更に、デジット線ＤＩ、ＤＩ′の電位及びデー
タバス線ＤＢ、ＤＢの電位を引き上げるデバイスは、上
述した負荷ダイオードＱｌ、Ｑ２になるため、大容量部
分の高速駆動素子として最適であり、大幅なスピードア
ップおよび特性の安定性を得られる。

要するに、本実施例によれば、負荷デバイスとじてダイ
オード型半導体素子、例えばｐ−ｎ接合型ダイオード等
、を順方向接続で用いる。また、必要なときはデジット
線スイッチ用ＭＯ８Ｔｒを、このダイオード型半導体素
子、すなわち負荷ダイオードとデジット線間に設置し、
デジット情報を集めたデータバスを介して負荷ダイオー
ドに接続されるようにしている。しかも、この左右対を
なす負荷ダイオードに発生する順方向電圧の電位差がＭ
Ｏ８Ｔｒのスイッチ回路を介さずに直接センスアンプに
入力さｈる。更に、本実施例はセルを模擬した定電流源
を設置し、これら負荷ダイオードに流れるオフセット電
流を供給するようにしている。

第４図は本発明の第二の実施例を説明するための半導体
メモリ回路における読出回路図である。

第４図に示すように、本実施例は前述した第一の実施例
と比較して、センスアンプ６をバイポーラトランジスタ
で構成し且つ負荷回路４と定電流源回路間にスイッチン
グ用のバイポーラトランジスタを設けたことにある。す
なわち、負荷デバイスＱｌ、Ｑ２のカソードからエミッ
タフォロア接続を行なったバイポーラトランジスタＱ４
．Ｑ５とＳＢ、Ｓ百の配線を通してバイポーラ差動アン
プ型のセンスアンプ回路６Ａに信号を供給するものであ
る。このセンスアンプ回路６Ａの動作については、前述
した第８図の従来回路におけるセンスアンプ１３と同じ
である。エミッタフォロア用の電流源としてはメモリセ
ル１とまったく同じ回路を用いているため、この定電源
からの電流はセル電流と同様になる。従って、負荷ダイ
オードＱ１、Ｑ２のオフセット電流はトランジスタＱ４
゜Ｑ５のベース電流となり、右左側セル用でＬ／ｈｆｅ
、　Ｉ２／ｈｆｅとなる。それ故、負荷ダイオードＱｌ
、Ｑ２の電位差は前述した（２）式から、ΔＶ　ｃｘ：
Ｋ　ｌｏｇ　（ｈｆｅ）　　　　　　　−（３）となり
、バイポーラトランジスタＱ４．Ｑ５の増幅率ｈｆｅの
みでコントロールされるようになる。

通常、かかるｔｉｒｅは１００程度であるため、負荷ダ
イオードＱｌ、Ｑ２の電位差Δｖは〜１２０ｍＶ１２０
ｍＶ程必要電位差は充分に得られる。このとき、センス
アンプ回路６Ａの入カニミッタフォロアの電流源Ｃ８４
，Ｃ８５は数１００μＡ程度の電流であるので、バイポ
ーラトランジスタＱ６゜Ｑ７のベース電流である数１０
０μＡのセル電流Ｉ０．Ｉ２に比べ充分に小さく、無視
することができる。上述したセンスアンプ回路６ＡはＥ
ＣＬ回路になっているため、１００ｍＶ程度の電位差で
充分に高速スイッチングを実現することができる。

第５図は本発明の第三の実施例を説明するための第４図
と同様の読出回路図である。

第５図に示すように、本実施例はセンスアンプまでの回
路を１ブロツクとし、このブロックが複数個集まった大
容量メモリ回路の例である。負荷回路４を構成する負荷
ダイオードＱｌ、Ｑ２と、オフセット用定電流源回路５
およびセンスアンプ回路６Ｂは、前述した第一あるいは
第二の実施例とほぼ同じである。異なる点はセンスアン
プ回路６Ｂからの出力が差動増幅器を形成するバイポー
ラトランジスタＱ１２．Ｑ１３のコレクタから取り出さ
れ、このコレクタを共通としたリードバスＲＢ、■百を
介して差電流の形でセンスアンプ回路６Ｃのベース電位
ＳＢを共通にしたバイポーラトランジスタＱ１４．Ｑ１
５のエミッタに入り、コレクタに接続された抵抗素子Ｒ
７，Ｒ８によりＳ、にの出力振幅を得るように接続した
ことにある。

このような大容量メモリ回路では、非動作領域での電流
量が問題となるが、本回路ではセンスアンプ回路６Ｂの
定電流源用ＮＭＯ８Ｍ９〜Ｍｌｌの他にオフセット用定
電流源回路５のＮＭＯＳＭＣ５，ＭＣ６のすべてゲート
に共通なブロック選択信号ＹＳを供給しているため、ブ
ロック非選択時に流れるブロック内電流はほとんど０と
なり、低パワーで且つ高速なメモリ回路を実現すること
ができる。

第６図は本発明の第四の実施例を示す半導体メモリ回路
図である。

第６図に示すように、本実施例は負荷回路４を構成する
負荷ダイオードのオフセット用定電流源を各デジット線
対ＤＩ、Ｄ］、〜Ｄ３．Ｄ１毎に設け、セル電流１１．
Ｉ２とオフセット電流との比をより正確にデータを発生
させるための回路例である。この場合、デジット線選択
用スイッチ回路２の選択信号Ｙ１〜Ｙ３を用いてオフセ
ット用定電流源回路８．８Ａ、８Ｂは選択される。従っ
て、同一デジット線対ＤＩ、ＤＩ上に選択メモリセル１
と模擬したメモリセルである定電流源回路８とが接続さ
れることになり、出力によりバラツキの少ないデータバ
ス振幅を得られ、より安定したアクセススピードの特性
が得られる。しかも、定電源電流の増加もほとんどない
。

第７図は本発明の第五の実施例を示す半導体メモリ回路
図である。

第７図に示すように、本実施例は書込み動作用回路へ応
用した例である。本実施例では、負荷ダイオード部分が
書込み回路９であり、しかも、デジット線スイッチ回路
１０の構成が前述した第一乃至第四の実施例と異なる。

まず書込み時にはデジット線Ｄ１またはＤｉをＶお近く
まで下げるために、スイッチ回路１０には、ＰＭＯ８の
Ｍｌ　２．Ｍｌ　３と並列にＮＭＣ８のＭｌ　４．Ｍｌ
　５を設けており、これによりＶオ付近までデジット線
Ｄｉ、Ｄｉ及びデータバスＤＢ、ＤＥが下った時でもデ
ータバス線対ＤＢ。

■１−との間の導通能力を充分に保つようにしている。

かかるデジット線ＤＩ、Ｄｉ電位の引き下げは、このス
イッチ回路１０を介してデータバスＤＢ、ＤＢの片方の
電位を下げることにより行なわれる。すなわち、その動
作をコントロールし、読み出し状態と書込み状態の切換
えを行なうのが、書込回路９であり、そのコントロール
信号がＷＤ、ＷＤである。このコントロール信号ＷＤ。

ＷＤがロウ（Ｖｘｘ電位）の時に読出し状態であり、こ
の時はＰＭＯ８ＭＷＩ、ＭＷ２がオンし、節点Ｗｌ、Ｗ
２はＶＣＣまで引き上げられている。従って、この電位
をベースとするバイポーラトランジスタＱ１６．Ｑ１７
はダイオード接続になり、これらが負荷ダイオードとし
てデータバス線対ＤＢ’、ＤＢ電位差を発生させる。尚
、この時、コントロール信号ＷＤ、ＷＤを入力としたＮ
ＯＲゲートの出力Ｗ２は負荷ダイオードのベース間をイ
コライズするためのＮＭＣ８ＭＷ７をオンさせ、ＰＭＯ
３のアンバランスによる微小なベース電位差も無くし、
ＭＣ８）ランジスタによるバラツキを取り除いている。

一方、書込み時には、書込みデータによりコントロール
信号ＷＤ、ＷＤのどちらか一方をハイ（Ｖｃｃ電位）に
する。例えば、ＷＤをノ・イにした時、書込回路９にお
けるＭＷＩ、ＭＷ３から成るＣＭＯＳインバータの出力
Ｗ１はロウ電位となり、バイポーラ・トランジスタＱ１
６をオフすると同時にＮＭＣ８ＭＷ５をオンさせるので
、データバス線ＤＢとこれに接続されたデジット線りの
電荷を放電し、ロウ（ｖｇｘ）電位まで引き下げられる
。尚、この時のイフライズ用のＮＭＯ３ＭＷ７はオフし
ている。

更に、書込み状態から読み出し状態への回復動作は、書
込回路９におけるＰＭＯ８ＭＷＩおよびＮＭＯ３ＭＷ７
がオンし、パイボオーラトランジスタＱ１６のベース電
位であるＷｌが引き上げられるので、高能力のバイポー
ラトランジスタ動作により急速にデータバスＤＢとデジ
ット線りは引き上げられ、読み出１−状態に入ることが
できる。

また、書込み状態で書込回路９の他にオフセット用定電
流源回路５およびセンスアンプ回路６Ｂにおいても、貫
通電流によるＤＣ電流の増加はまったく無い。従って、
新たにバス線などを設ける必要もなく、高速で且つ低パ
ワーの書込み回路を実現することができる。

〔発明の効果〕

以上説明したように、本発明の半導体メモリ回路は、ダ
イオード型半導体素子対を用いてメモリセルトランジス
タに対する負荷回路を形成し、その負荷回路のダイオー
ド型半導体素子対に流れる電流比から発生する順方向電
位差によってメモリセル情報を読み出すことにより、Ｍ
Ｏ３Ｉ−ランジスタの特性バラツキやメモリセルおよび
デジット線対−上のペアトランジスタ特性のアンバラン
スによる読み出し電位変動を打ち消すことができるので
、高速にして且つ速度バラツキの小さい読み出し動作を
実現することができるという効果がある。

また、本発明の半導体メモリ回路は、負荷回路を形成す
るダイオード型半導体素子対をバイポーラトランジスタ
で形成することにより、書き込み回路の一部としてこれ
ら読み出し回路系を利用することにより、容量負荷の大
きうデータバス線およびデジット線を高速で駆動するこ
とができるので、少数素子でもって高速な書き込み動作
と書き込み回復動作とを実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す半導体メモリ回路
図、第２図は第１図における読み出し動作を説明するた
めの内部電位のタイミング図、第３図は第１図に示す負
荷回路を構成するダイオードの順方向電流−電圧特性図
、第４図は本発明の第二の実施例を説明するための半導
体メモリ回路における読出回路図、第５図は本発明の第
三の実施例を説明するための第４図と同様の続出回路図
、第６図は本発明の第四の実施例を示す半導体メモリ回
路図、第７図は本発明の第五の実施例を示す半導体メモ
リ回路図、第８図は従来の一例を示す半導体メモリ回路
図である。 １、ＩＡ、ＩＢ・・・・・・メモリセル、２，２Ａ、２
Ｂ。 １０、ＩＯＡ、ＩＯＢ・・・・・・スイッチ回路、３・
・・・・・読出回路、４・・・・・・負荷回路、５，８
，８Ａ、８Ｂ・・・・・・定電流源回路、６，６Ａ〜６
Ｃ・・・・・・センスアンプ回路、７・・・・・・バス
、９・・・・・・書込回路、Ｑｌ。 Ｑ２・・・・・・負荷ダイオード、ＭＣＩ〜ＭＣ１２，
Ｍｌ〜Ｍ１７．ＭＷＩ〜ＭＷ７・・・・・・ＭＯＳ）ラ
ンジスタ（ＦＥＴ）、Ｒ１〜ＲＩＯ・・・・・・抵抗素
子、Ｑ４〜Ｑ１７・・・・・・バイポーラトランジスタ
、Ｃ８Ｉ〜Ｃ３７・・・・・・定電流源、ＤＩ、Ｄｉ　
；〜；Ｄ３゜５］−・・・・・・デジット線、ＷＬ　１
−ＷＬ　３・・・・・・ワードｍ、ＤＢ、ＤＢ・・・・
・・データバス％ｌ１ｌＩ２・・・・・・セル［流、Ｓ
、ｓ・・・・・・センスアンプ出力、ＲＢ。 πＢ　・・・・リーＦ’　ハス、ＷＤ、ＷＤ・・・・・
・コン１−ｏ−ル信号。

Claims (1)

1. 【特許請求の範囲】 １、デジット線対または各デジット線対からスイッチ回
   路を介して複数本のデジット線対の情報を集めたデータ
   バス線対を経てセンスアンプに選択されたワード線およ
   びデジット線対に接続されたメモリセルの情報を伝達す
   る半導体メモリ回路において、前記メモリセルの記憶デ
   ータにより前記デジット線対のいずれか一方に流れるセ
   ル電流を前記デジット線対またはデータバス線対にそれ
   ぞれ接続されたダイオード型半導体素子の順方向電流の
   差として供給することにより生じる順方向電圧の電位差
   を用いて前記メモリセルの情報を読み出し、前記センス
   アンプに伝達することを特徴とする半導体メモリ回路。 ２、請求項１記載の半導体メモリ回路において、セル電
   流を流していない側のダイオード型半導体素子にオフセ
   ット電流としてセル電流の設定定数倍の微小電流を流す
   ようにメモリセルを模擬した定電流回路を設けることを
   特徴とする半導体メモリ回路。 ３、選択されたワード線およびデジット線に接続された
   メモリセルのトランジスタと、前記デジット線の負荷デ
   バイスとの導電比により情報を検出する半導体メモリ回
   路において、前記デジット線の選択用スイッチ回路を前
   記デジット線および負荷デバイス間に設置し、前記負荷
   デバイスから取り出される情報をセンスアンプを介して
   出力バッファへ導出することを特徴とする半導体メモリ
   回路。 ４、請求項１記載の半導体メモリ回路において、負荷デ
   バイスとしてバイポーラトランジスタを用いたときに選
   択されたメモリセルにデータを書き込むため、選択され
   たデジット線対を直接または複数本のデジット線対の情
   報を集めたデータバス線を介して前記デジット線対のい
   ずれか一方を最低電位付近まで下げる動作および書込み
   終了後は元の電位まで回復させる動作とを前記バイポー
   ラトランジスタを用いて行なうことを特徴とする半導体
   メモリ回路。 ５、デジット線対およびワード線の交点に配置されるメ
   モリセルと、前記デジット線対に接続されたスイッチ回
   路と、前記スイッチ回路にバスを介して接続されたダイ
   オードを有する負荷回路と、前記負荷回路のダイオード
   に流れるオフセット電流を供給するための定電流源回路
   と、前記負荷回路に接続され且つ前記ダイオードに流れ
   る電流により発生する電位差を増幅するセンスアンプと
   を備えたことを特徴とする半導体メモリ回路。