JPH032352B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は持久（情報記憶内容の非揮発性）メモ
リトランジスタを有する半導体装置に関するもの
であり、とくに行および列に配置されたメモリセ
ルのマトリクスを有し、各メモリセルは持久メモ
リトランジスタとこれに直列に接続されているア
クセストランジスタとを有し、メモリトランジス
タは絶縁制御電極を有しており、またアクセスト
ランジスタは絶縁ゲート電極を有しており、メモ
リセルの行のアクセストランジスタのゲート電極
は当該の行に共通のアクセス線に接続してあり、
またこのアクセス線は選択信号によつてこれらの
アクセス線を駆動するデコーダに接続されてお
り、メモリセルの選択された行のアクセストラン
ジスタはこの選択信号によつて通電し、一方メモ
リセルの残りの行のアクセストランジスタは非通
電状態であり、さらにメモリセルの各行は少くと
も２群のメモリセルを有しており、これらの群の
おのおのにおいて、絶縁制御電極を互に接続し、
さらに共通アクセス線によつてこれらの群の列に
対し共通な制御線に接続し、各メモリセルは直列
配置の一端において、メモリセルの列に共通な第
１導体に接続し、またこの直列配置の他端におい
てメモリセルの少くとも１つの列に共通な第２導
体に接続することにより構成される半導体装置に
関するものである。

この種半導体装置の従来技術の例は米国特許第
4266283号に記載されている。この米国特許は電
気的に可変しうる読出し専用メモリ（EAROM
またはEEROM）に関するもので、メモリトラン
ジスタが浮遊ゲート電極を有している。これでは
制御線を通じメモリセルの群またはバイトを選択
することができる。選択スイツチを通じこれらの
制御線をそれぞれ共通線に接続し、これらの共通
線に制御信号を供給する。この制御信号によつ
て、情報をメモリに書込むか、読出すか、また消
去するかを決定する。

本発明は上述の種類の半導体装置において、電
流消費量が少く、かつ情報内容の不所望の変化を
比較的に小さな値に抑えうるように改良した半導
体装置を得ることをその目的とする。

本発明はとくに次の如き認識に基づいて得られ
たものである。すなわち、第１導体より、読出す
べきメモリセルを通じて第２導体へ流れる電流
は、情報内容の読出し中のみに流れるようにする
と好都合であり、さらにすべての非選択メモリセ
ル、すなわち情報が書込まれたり、読出された
り、あるいは消去されたりしないすべてのメモリ
セルでは、制御電極の電位を、情報内容の不所望
変化ができるだけ生じないように、また、不所望
変化を防止しうる値に固定することが望ましいと
いう認識に基づいて得られたものである。この電
位に対し適当な値は、最大でも、読出し状態で制
御電極に供給する制御信号に等しいものである。

本発明による上述の分野の半導体装置は、第
１・第２導体間の直列配置の各メモリセルには、
以下第１アクセストランジスタと称する前記アク
セストランジスタと、メモリトランジスタとに加
えて、絶縁ゲート電極を有する第２アクセストラ
ンジスタを設け、メモリセルの行の第２アクセス
トランジスタのゲート電極をこの行に共通な第二
アクセス線に接続し、前記デコーダは各行に消去
および書込みを行う間、第１および第２アクセス
線を互に相補関係にある信号で駆動し、少くとも
読出しのために選択した行の読出し中には、前記
第１および第２アクセス線を互にほぼ等しい信号
で駆動し、さらにメモリセルの各群では絶縁制御
電極を第２共通アクセス線によつて制御可能なス
イツチによつて好適な電位の点に接続し、その結
果メモリトランジスタに加わる電位差を読出し状
態のメモリトランジスタに加わる値に対し最大で
も等しいか、あるいはこれより小なるように制限
することを特徴とする。

本発明の重要な好適実施例では、第２アクセス
線によつて制御するスイツチを、メモリセルの群
の列に共通な第二制御線に接続し、この制御線が
これらのスイツチと好適電位点との間の接続の一
部を形成するようにする。

本発明を使用するときは、メモリセルに、書
込、消去中には電流が流れないようにするが、第
１アクセス線をメモリセルの行の選択に利用し得
るようにすることを簡単な方法で実現することが
できる。書込および消去中、２つのアクセストラ
ンジスタは常にその一方が非通電状態であり、メ
モリセルの電流通路を遮断するようにこれらを駆
動する。第２アクセストランジスタの駆動は、さ
らに他のスイツチを用いて、非選択メモリトラン
ジスタの制御電極の電圧を所定値に固定する如く
して行う。この所定値は、非選択メモリトランジ
スタの情報内容の変化を阻止するか、少くとも可
成りの程度に打消すように充分に低い値とする。

この適当な、すなわち好適な電位によつて、装
置の動作中非選択メモリセルのメモリトランジス
タに加わる電位差は、読出し状態のメモリトラン
ジスタに生ずる電位差とほぼ同程度またはこれよ
り小なる値に制限され、従つてこの値は書込み、
および消去中の電位差より遥に小なる値となる。
この制限される値は、最大でも読出し状態に生ず
る値に等しくする。メモリセルの選択した構造お
よび駆動態様に応じて、使用するスイツチトラン
ジスタの読出し状態の１つまたは２つのスレシヨ
ールド電圧を超えることも可能である。

供給すべき好適電位のあらかじめ定めた値は、
マトリツクスの異なる動作条件に対し異なつたも
のとすることができる。これは異なる動作条件に
おいてメモリトランジスタの基板領域が異なる電
位を有するときに特にあてはまるものである。

この好適電位点は実際上マトリクスのすべての
群に対し共通なものとし、この好適電位点を第二
アクセス線のみによつて制御しうるマトリクスの
スイツチに接続すると好都合である。

メモリセルのトランジスタを少なくとも１つの
メモリセルに対し共通な１個以上の基板領域に配
置しメモリセルの群の列の基板領域を互いに接続
するか一体としうると極めて有利である。このよ
うにした場合群の列の基板領域は極めて簡単に共
通に駆動することができる。

さらに極めて重要であり、好適な実施例におい
ては、群の列のメモリセルの第２導体を互に接続
する。列に対し共通なこのような第２導体を使用
することによつて所要の導体パタンを簡単化する
ことができる。第２アクセストランジスタはこの
共通第２導体を通じ第１導体間に生ずる漏話を防
止する。

メモリセルの群の列の共通第２導体およびその
基板領域はそれぞれ互いに接続すると好都合であ
る。これは、例えば、互いに接続したあるいは一
体とした基板領域を同時に第２共通導体として使
用しうることを意味する。

多くの用途に対し好適電位は読出し条件におい
て読出しのために選択されたメモリセルの制御電
極に供給する電位にほぼ等しい値とすると有利で
ある。かくするとこの好適電位点より特別に別個
の電圧値を供給したりあるいは発生させたりする
必要がなくなる。

以下図面により本発明を説明する。

図示の実施例はメモリセルのマトリクスを有す
る半導体装置であり、第１図はその一部のみを略
図として示すものである。メモリセルは行×列に
配置してある。このマトリクスは例えばメモリマ
トリクスとするか、あるいは「プログラム可能な
論理アレイ」として知られているプログラム可能
な論理マトリクスの一部として構成する。

各メモリセルは持久（非揮発性）メモリトラン
ジスタT₁と、これに直列に接続されているアク
セストランジスタT₂とを有する。メモリトラン
ジスタT₁は絶縁制御電極１１を有し、アクセス
トランジスタT₂は絶縁ゲート電極１２を有し、
あるメモリセルの行のアクセストランジスタT₂
のゲート電極１２はこの行に共通なアクセス線１
３に接続する。選択信号によつてメモリセルの選
択された行のアクセストランジスタT₂を導通さ
せてこのアクセス線１３を駆動するデコーダ１４
にこのアクセス線１３を接続する。この間このメ
モリセルの選択されない他の行のアクセストラン
ジスタT₂は非導通のままである。

メモリセルの各行は少くとも２つの群、例えば
G₁₁…G_1oと、G₂₁…G_2oとよりなり、これらの各
群において、絶縁制御電極１１を互いに接続し、
また共通アクセス線１３により制御可能なスイツ
チ３６によつて群G₁₁，G₂₁…、あるいは群G_1o，
G_2o…の各列に共通な制御線１５に対し接続す
る。

実際の場合、これら各群は８個のメモリセルを
有するよう構成されるのが殆んどすべてであるの
で、８情報ビツトの１バイト（byte）を各１群と
する。しかしながら実際の用途に応じ、これら各
群を異なる数、例えば、４個、16個もしくはそれ
よりも大きな数のメモリセルで構成しても良い。

各メモリセルはメモリトランジスタT₁とアク
セストランジスタT₂の直列接続の１端において
メモリセルの列に共通な第１導体１６に接続し、
またこの直列接続の他端においてメモリセルの少
くとも１つの行に共通な第２導体１７に接続す
る。今説明している実施例では、この第２導体１
７はマトリクスの全てのメモリセルに対して共通
とするか、または全体のマトリクスの少くとも全
ての第２導体１７を線２３および２４を通じ互い
に接続する。

本発明においては第１および第２導体間に直列
に配置された各メモリセルのそれぞれにおいて
（以下に第１アクセストランジスタと称する前述
のアクセストランジスタT₂とメモリトランジス
タT₁に加えて）絶縁ゲート電極１８を有する第
２アクセストランジスタT₃を設ける。メモリセ
ルの１つの行の第２アクセストランジスタT₃の
ゲート電極１８をこの行に共通な第２アクセス線
１９に接続する。第１図に単に略図で示したデコ
ーダ１４は、２個の入力NANDゲート２０によ
つて各行に書込みおよび消去中において第１およ
び第２アクセス線１３および１９をそれぞれ互い
に相補的な信号で駆動し、また読出しのために選
択または割当てられた少くとも１つの行、特に１
つのみの選択された行を読出す間において、第１
および第２アクセス線１３および１９をそれぞれ
互いにほぼ等しい信号で駆動する。現在の実施例
では各行に対しNANDゲート２０を設けてあり、
このNANDゲート２０には関連の第１アクセス
線１３に対し供給する信号に加えて線２１を通じ
て送られる読出しコマンド信号V_Rを供給するよ
うにしてある。

メモリセルの各群G₁₁、…G_1o，G₂₁、…G_2o、
…において互いに接続されている絶縁制御電極１
１を第２共通アクセス線１９により制御しうるス
イツチ２２を介して、また線２３および２４を通
じて好適な電位V_Pの点に接続する。この例では
この電位点はさらに第２導体１７に接続されてい
るこの好適な電位V_Pはメモリセルの選択されて
いない行のメモリトランジスタT₁の端子間に生
ずる電位差が最大でも読出されるべきこのメモリ
セルのメモリトランジスタの端子間に生ずる電圧
値とほぼ同じ大きさに制限されるように選択す
る。

さらに本装置はメモリセルの群の列G₁₁，G₂₁
…またはG_1o，G_2o…を選択するデコーダ２５を
具え、例えばスイツチ２６，２７とインバータ２
８によつて選択した制御線１５に対し電位V_Cを
供給し、また上述の好適な電位V_Pを他の選択さ
れない制御線１５に供給する。

この特定の実施例は、非選択行の制御電極１１
に対し所定の一定電圧が供給されるのみでなく、
選択された行の非選択時の制御電極１１に対して
もこの電位が加わり、この電位は非選択メモリト
ランジスタT₁に加わる電位差を制限するという
付加的な利点を有する全ての第１導体１６は、情
報を読出しまたこれに書込むべき情報を供給する
増幅器に接続する。また代案として、本実施例に
示す如く、メモリセルの群の選択した列の第１導
体１６のみを、デコーダ２５により駆動されるス
イツチ２９を通じ常に線３０に接続し、かつ増幅
器３１に接続する。この場合、線３０の数は群
G₁₁，G₂₁…あたりのメモリセルの数に等しくな
る。

デコーダ１４と１５とは、アドレス情報を供給
し、またこれを加えるための接続３２を有してい
る。デコーダ３３は信号を供給し、また読出し、
書込みおよび消去等の所望の動作条件を表示する
ための接続３４を有している。このデコーダ３３
はその他においては、既知の如くして所望の電位
V_C，V_P，_Rを生ずる。

増幅器３１は情報信号を供給し、また情報信号
を入力および出力する接続３５を有している。

メモリセルのマトリクスは、これらのデコーダ
１４，２５，３３および増幅器３１により駆動す
るかわりに、従来既知の方法で駆動することもで
きる。本発明の要旨として、メモリセルは、第２
アクセストランジスタT₃と第２アクセス線１９
を有し、このアクセス線１９は書込みおよび消去
中において、反対位相で第１アクセス線１３で駆
動され、これにより他のスイツチ２２を動作させ
ることが重要な点である。このようにすることに
より、書込みおよび消去中においてメモリセルを
通じて電流は流れず、これらの選択されないメモ
リセルのメモリトランジスタT₁の制御電極１１
は好適な電位に保たれている。

メモリトランジスタT₁は任意の型のものとす
ることができる。これらは上述の米国特許第
4266283号に記載の浮遊ゲート電極をもつたもの
とすることもできるし、Ｉ・Ｅ・Ｅ・Ｅ・ジヤー
ナルVol.SC−７、No.５、1972 10月、P.365−375
「固体回路」に記載されているトンネルまたはア
バランシエ破壊を用いるものとすることができ
る。しかしこれらのメモリトランジスタT₁は誘
電層を有しており、非通電中間層内に電荷を蓄積
でき、蓄積電荷量によつてメモリ（蓄積）トラン
ジスタの情報内容を決定しうるものとすると好都
合である。

これらのメモリトランジスタの例はI.E.E.E.
Vol.ED−27No.１、1980 １月、P.266−276の
“Transactions on Electron Devices”に記載さ
れており、またWO82−02275として発表された
国際出願および非公開オランダ特許出願8200756
（特願昭58−28657号〜特開昭58−158964号に対
応）に記載されている。

また、既知の製造方法中、自己整列絶縁ゲート
電極を有する電界効果トランジスタの製造方法に
よつて製造できるとすると、アクセストランジス
タT₃およびアクセス線１９は半導体表面にごく
わずかな付加的面積を有するのみである。即ち、
アクセス線１９とゲート電極１８を構成する導体
トラツクにより占有される面積に対しごくわずか
の面積が増加するのみである。ゲート誘電体に電
荷を蓄積するメモリトランジスタT₂を使用する
とき、３つのトランジスタT₁，T₂，T₃は２つの
ソースおよびドレイン領域を有し、これらの間に
３つのチヤネル領域が直接一体化した一体構造と
して構成できるので、実際上３つの絶縁ゲート電
極を有する単に１個のトランジスタにより、これ
らを構成することができる。

アクセストランジスタT₂とT₃とはそれぞれメ
モリトランジスタT₁の互に反対の側に設ける必
要はない。メモリトランジスタT₁を第１導体１
６または第２導体１７の一方の側において直接接
続し、その反対の側にこれらのアクセストランジ
スタT₂およびT₃の直列接続を接続してもよい。
しかしながら特に電荷がゲート誘電体内に蓄積さ
れるメモリトランジスタT₁の場合においては、
メモリトランジスタT₁を中央に置く配置が好都
合である。これはこの場合、アクセストランジス
タT₃を第２導体に接続した側において直接半導
体基板領域に接続し、これらの基板にトランジス
タT₁，T₂，T₃にそれぞれ配置することができる
からである。

スイツチ２２と３６とは既知のトランスミツシ
ヨンゲートとして構成し、これらはそれぞれ２個
の相補的トランジスタ２２と２２ａおよび３６と
３６ａを有するものとすると好都合であり、これ
らを反対位相で駆動し、これらの主電流通路を互
いに並列に接続する。既知の如く、トランスミツ
シヨンゲートに対してはほぼ電圧の損失なく双方
向に電流を通過させることができる。さらにスイ
ツチ２６および２７もトランスミツシヨンゲート
として構成すると好都合である。

しかしながらスイツチ２２，２６，２７または
３６はこのようなゲートでなく、単一のトランジ
スタとして構成し、例えば絶縁ゲート電界効果ト
ランジスタのアクセストランジスタT₂およびT₃
と同じ導電型のものとして構成することもでき
る。

アクセストランジスタT₂とT₃を配置してある
基板領域の電位（バツクゲート電圧）を考えに入
れると、多くの場合これらのトランジスタはエン
ヘンスメント型となる。単一スイツチトランジス
タ２２，２６，２７，２９，３６は適当な値に選
択されたスレシヨールド電圧を有し、この電圧に
おいてスイツチトランジスタ２２，２７，２９は
エンヘンメント型とし、またスイツチトランジス
タ２６と３６はデイプレーヨン型とするのが好都
合であり、これによつて送信するために供給され
た電圧がこれよりも低いスレシヨールド電圧によ
つて妨害を受けないようにする。しかしながら、
この電圧は例えばデコーダ１４および２５により
供給される電圧に適合させること、すなわちこれ
と等しくすることが望ましい。本例の場合、デコ
ーダ１４および２５の一番負の電圧をデイプレー
シヨン型のスイツチトランジスタ１６および３６
のスレシヨールド電圧に対し、少くとも等しい量
に選択するため、これらは電圧V_CおよびV_Pの一
番負の値よりも更に負であり、このためデイプレ
ーシヨン型のスイツチトランジスタ２６および３
６が非通電状態に間違いなくスイツチされること
が確保されている。

トランスミツシヨンゲートの場合、２つの並列
接続相補トランジスタは一般の如く互いに逆位相
で駆動される。この場合これらのトランジスタは
両方が通電するか、或いは両方が非通電状態のい
ずれかとなる。

トランスミツシヨンゲート２２，２２ａおよび
３６，３６ａに対し書込みおよび消去期間中制御
信号は互いに反対の位相である。しかし読出し中
選択された行に行内のアクセス線１３および１９
の制御信号は互いにほぼ等しい値である。これは
両トランスミツシヨンゲートにおいて１つのトラ
ンジスタが通電し、１つのトランジスタが非通電
状態であることを意味する。この状態は読出し期
間中においてV_C＝V_Pであり、またこの電圧値が
通電中のトランジスタの制御電極の電圧に対し等
しくない場合において成立する。

本実施例において、１例としてメモリトランジ
スタT₁とアクセストランジスタT₂およびT₃はｎ
チヤネルトランジスタとし、アクセス線に対して
は、約＋5Vおよび約−10Vの電圧を供給する。
読出し中V_CおよびV_Pは両者とも約OVとする。選
択された行においてアクセストランジスタT₂お
よびT₃とｎチヤネルスイツチ２２と３６は約5V
のゲート電圧を有し、これらは上述の条件を満足
すると通電する。

半導体装置は第２図ないし第４図に示すように
共通の半導体本体４０を有し、これは抵抗率３〜
６Ω・cmを有するｎ型珪素基板４１を有するもの
とする。このｎ型基板４１内に既知の方法でｐ型
基板領域４２および４３を形成する。この半導体
装置の第２図に示した部分はそれぞれ異なる行に
属しているが同じ列にある２つの隣接群のメモリ
セルに対し共通な基板領域４２を有している。こ
の基板領域内にそれぞれのトランジスタT₁，T₂，
T₃をｎチヤネル絶縁ゲート電界効果トランジス
タの形で形成する。２個の隣接群のトランジスタ
T₃は共通のｎ型ソース領域１７を有する。さら
にトランジスタT₁，T₂，T₃のｎ型ソースおよび
ドレイン領域を４４，４５，４６で示してある。

半導体本体には絶縁材料のパターン４７を設
け、これをフイード絶縁として動作させる。これ
は例えば酸化珪素とし半導体本体４０に対しロー
カル酸化作用を行わしめることにより製造するこ
とができる。この絶縁材料４７のパターンは半導
体本体の表面４８において活性領域を形成し、こ
の中にスイツチ素子を設ける。酸化珪素の絶縁材
料４７のパターンの下側により多くドープしたｐ
型のチヤネルストツパ４９をｐ型領域４２内に設
け、さらにｎ型基板４１内により多くドープした
ｎ型チヤネルストツプ５０を設けることができ
る。

半導体表面４８上においてメモリトランジスタ
T₂のゲート電極１１の下側において、一般の如
く電荷を蓄積しうる誘電体を設ける。本例におい
てはこの誘電体の部分は薄い酸化珪素５１と窒化
珪素層５２を有し、この窒化珪素層５２はメモリ
セルの群のメモリトランジスタT₂のゲート電極
１１を構成する全導電トラツク５３の下側に位置
する共通層であり、これらの電極を互いに接続す
る。

さらに第２図および第４図はメモリセルの全部
の行にそれぞれ共通な導電トラツクにより構成さ
れるアクセス線１３および１９を示してある。メ
モリセルの活性領域においてこれらのゲート電極
１２および１８をそれぞれ構成し、これらは半導
体表面４８よりゲート誘電体５４により分離され
ている。各トランジスタのソースおよびドレイン
領域は絶縁層５５で被覆する。この絶縁層５５と
ゲート誘電体５４とは例えば酸化珪素により構成
する。

例えば多結晶半導体材料よりなりまた、これに
珪化金属の適当なものを加えて構成される導電ト
ラツク１３，１９および５３はそれぞれ絶縁層５
６で被覆する。これらの導電トラツク１３，１９
は絶縁層５６により第２層より分離された第１層
に属し、この第２層の導電トラツクは導電トラツ
ク１５，１６および２３に属する。この第２層の
導電トラツクは適当な材料、例えばアルミニウム
で構成する。

メモリセルのアクセストランジスタT₂のｎ型
ドレイン領域４６は絶縁層５５および５６内の窓
５７を通じ、第１導体またはビツト線でメモリセ
ルの列に対し共通な導体を構成する導体トラツク
１６に接続する。共通な第２導体１７は窓５８を
通じ左側の接続線２３に接続する。この左側の接
続線２３をさらに窓５９を通じｐ型基板領域４２
に接続する。左側の接続線２３は基板領域４２を
１群の列においてこれらを互いに接続し、さらに
これを前述の好適電位点V_Pに接続する。Ｐ型の
基板領域４２と４３との間のｎ型基板４１内にメ
モリセルの各群に対する２個のＰチヤネル電界効
果トランジスタ２２ａと３６ａとを設ける。これ
らのＰチヤネルトランジスタはＰ型ソースおよび
ドレイン電極領域６０を有し、その内の１つはＰ
型基板領域４２に隣接し、これを窓５９を通じ左
側接続線２３に接続する。これらの２個のトラン
ジスタの直列結合の他端は窓６１を通じ接続線１
５に接続する。これらの２個のトランジスタは窓
６２を通じ直列に接続し、この窓６２は導体トラ
ツク５３とオーバーラツプし、このトラツクに隣
接する電極領域６０を両側において部分的に露出
させ、さらに導体トラツクの第２層に属する導体
トラツク６３とオーバーラツプし、その窓６２内
に延長されている。

Ｐ型基板領域４３内にｎチヤネル絶縁ゲート電
界効果トランジスタとしてスイツチトランジスタ
２２および３６を構成する。このＰ型基板領域４
３は列方向に延びる連続領域であり、その中にメ
モリセルの２つの列に対するスイツチ２２および
３６の全てを収容することができる。右側の接続
線２３はこの領域４３の中心を横切つて延長され
ている。この右側接続線２３の中心線は鏡軸を構
成するものと考えることができ、この中心線の左
側を示す第２図のメモリセル群の列は、この中心
線の右側に鏡像として反転させ構成させうると考
えることができる。

ｎチヤネルトランジスタ２２および３６はｎ型
電極領域６４を有し、２個のｎチヤネルトランジ
スタの直列配置のこの中央の電極領域６４は窓６
５を通じ導体トラツク６３に隣接する。この直列
配置の一端において対応の電極領域６４を窓６６
を通じ接続線１５に接続する。その他端において
対応の電極領域６４を窓６７を通じ右側接続線２
３に接続する。

接続６８によつて左側の接続線２３と右側の接
続線２３とを互いに接続することを略図的に示し
てある。電圧V_Pをこれらの線に供給する。選択
された条件において電圧V_Cを線１５に供給し、
また非選択条件で電圧V_Pをこれらの線に供給す
る。

基板領域４３には単に図式的に示した接続６９
を設け、例えば約−10Vの負供給電圧V_Eを供給
する。基板４１は単に図式的に示した接続７０を
有しており、例えば約＋5Vの正供給電圧V_DDをこ
れに供給する。

装置の第１図に示してある残りの部分、例えば
デコーダ１４，２５，３３並びに増幅器３１は、
これらのメモリマトリクスとともに同じ半導体本
体４０内に従来既知の方法で設けることができ
る。これらの部分はCMOS技術を用いて形成す
るを可とする。

上述の装置は従来一般の方法で動作させること
ができる。このような従来一般の動作の詳細につ
いては前述のオランダ特許出願、或いは日本特許
出願に記載してある。

上述の本発明装置は従来一般の方法で製造する
ことができる。特に上述の出願特許の方法を使用
することができ、この方法では窒化珪素層５２を
それぞれ異なる部分に再分割し、これらの部分は
メモリトランジスタのチヤネル領域の上側のゲー
ト電極１１の下側のみに位置させる。さらに導体
トラツクの第１層の被着前の窒化珪素の関連のエ
ツチング処理と、これに続く酸化処理を省略する
ことができ、この工程で連続した窒化珪素層５２
を得ることができる。

尚、念のために付加えると上述のオランダ特許
出願或いは他の国の対応出願は本発明の単に参考
として記載したのみである。

本発明は上述の例にのみ限定されるものでな
く、その範囲内で多くの変形が可能である。例え
ばMNOSトランジスタの代わりに制御電極を半
導体本体より分離する誘電体を有しており、この
誘電体内の制御電極および半導体本体より分離さ
れている非通電中間層内に電荷を蓄積でき、この
蓄積電荷が蓄積トランジスタのメモリ内容を表わ
すような任意のメモリまたは蓄積トランジスタを
使用することができる。この中間層は異なる組成
の２つの絶縁層間の接合点またはその近くに設け
ることができ、これら２つの絶縁層は酸化物およ
び窒化物とする代わりに酸化珪素および酸化アル
ミニウムを含むものとすることができる。さらに
これらの層の一方および双方を酸化窒化物とする
こともできる。また誘電体はこれら２つの層また
はそれより多くの数の層を含むようにしてもよ
い。また代案として誘電体に中間層を設け、その
蓄積用中心部分を異なる方法、例えば半導体粒子
を含むもの或いは適当なアトム或いはイオンを含
むものとして構成することもできる。

上述の実施例において、全ての第２導体１７、
メモリセルの全ての基板領域および第２アクセス
トランジスタT₃の一方の側は互いに接続し、好
適な電位点に接続した。これは装置の組立て寸法
密度、すなわちパツキングデンシテイの点で有利
である。しかしながら特に使用するメモリトラン
ジスタの種類により、また所望の構造並びにマト
リクスの駆動方法に応じ、他の構成とすることが
有利な場合もある。第２アクセス線１９によつて
制御されるスイツチ２２間の接続と好適な電位点
とはメモリセルの群の少くともある列に共通な第
２制御線２３を含むことを可とする。さらに第１
および第２導体を第１および第２ビツト線として
もそれぞれ動作させると好都合であり、この場合
第２導体は列方向に延びる導体トラツクとするか
メモリセルの列に共通な基板領域に延びるものと
し、この中にこの列のトランジスタを収容する。
メモリセルの群の列の第２導体は互いに接続する
と好都合である。しかしこの場合、この列に共通
な接続線をこれにより構成させる。

メモリセルの群の列の基板領域を互いに接続す
るか一体とするときは、これらの互いに接続した
基板領域または共通基板領域は第２制御線或いは
共通接続線として動作する。

本実施例においては好適な電位V_Pを基板領域
４２と非選択制御電極１１の双方に供給する。従
つてこの場合にはMNOSトランジスタの誘電体
に加わる電位差は非選択状態では零に等しくな
る。その結果非選択MNOSトランジスタの情報
内容に対し不所望の変化或いは影響が生ずる危険
は最小となる。読出し状態のコマンド信号V_Cは
V_Pに等しいので非選択MNOSトランジスタの誘
電体に加わる電位差は情報読出しに対し選択され
たMNOSトランジスタに加わる電位差の大きさ
に制限される。

前述の如く、任意の型のメモリトランジスタを
使用することができる。ここにおいてメモリトラ
ンジスタなる語は半導体領域とこれより誘電体に
よつて離隔されている制御電極を持つた蓄積部分
を有している任意の構造を意味するものと解すべ
きであり、その構造においては誘電体の電荷は、
この誘電体内に配置するいわゆる浮遊（フローテ
イング）電極内に貯えられるか、或いは誘電体内
に存する中間層内に貯えられるものであり、この
中にチヤージキヤリアがトラツプ（捕捉）され蓄
積されるものであり、この場合半導体領域は電界
効果トランジスタ構造内のチヤネル領域に含ま
れ、このチヤネル領域内のスレシヨールド電圧は
蓄積電荷の量により可変し得るものである。この
チヤネル領域は前記電界効果トランジスタのソー
スおよびドレイン領域に直接接するものとして良
く、またその一端または両端において他のゲート
電極により制御される他の電界効果トランジスタ
のチヤネル領域にも接するようにしてよい。

第２アクセス線および適当な選択電位によりス
イツチ制御できる第２アクセストランジスタによ
り非選択メモリセルにおいて情報内容を変化させ
るため、書込みおよび消去期間中に電荷の移送が
行われるメモリトランジスタの誘電体または誘電
体の一部に加わる電位差はより正確に定められ、
或いは実際上情報内容の変化が生じないような値
に制限される。

上述の説明において示された半導体の導電型を
反転させることができ、この場合示されていた電
圧もこれに対応させて変化させる。半導体材料と
しては珪素の代わりにゲルマニウムまたはA〓B^V
化合物を使用することもできる。

フイールド絶縁として作用する絶縁層４７はロ
ーカル酸化以外の他の通常の方法で得ることもで
き、またこれを他の形式のフイールド絶縁と置換
えることもできる。多結晶珪素導体トラツク１
３，５３，１９はその全体またはその一部を適当
な金属、例えばモリブデン、または適当な金属珪
素化物によつて置換えることもできる。

【図面の簡単な説明】

第１図は本発明による半導体装置の１例の電気
回路図、第２図はこの半導体装置の平面図の一部
を示す略図、第３図および第４図は第２図の線
−と−線に沿つてとつた略図的断面図であ
る。 T₁……メモリトランジスタ、T₂，T₃……アク
セストランジスタ、２２，２２ａ，３６，３６ａ
……スイツチ、１６，２３……線、１３，１９…
…アクセス線、１４，３２，３３……デコーダ、
３１……増幅器。

Claims (1)

1. 【特許請求の範囲】 １ 行および列に配置されたメモリセルのマトリ
   クスを有し、各メモリセルは持久メモリトランジ
   スタとこれに直列に接続されているアクセストラ
   ンジスタとを有し、メモリトランジスタは絶縁制
   御電極を有しており、またアクセストランジスタ
   は絶縁ゲート電極を有しており、メモリセルの行
   のアクセストランジスタのゲート電極は当該の行
   に共通のアクセス線に接続してあり、またこのア
   クセス線は選択信号によつてこれらのアクセス線
   を駆動するデコーダに接続されており、メモリセ
   ルの選択された行のアクセストランジスタはこの
   選択信号によつて通電し、一方メモリセルの残り
   の行のアクセストランジスタは非通電状態であ
   り、さらにメモリセルの各行は少くとも２群のメ
   モリセルを有しており、これらの群のおのおのに
   おいて、絶縁制御電極を互に接続し、さらに共通
   アクセス線によつてこれらの群の列に対し共通な
   制御線に接続し、各メモリセルは直列配置の一端
   において、メモリセルの列に共通な第１導体に接
   続し、またこの直列配置の他端においてメモリセ
   ルの少くとも１つの列に共通な第２導体に接続す
   ることにより構成される半導体装置において、 第１・第２導体間の直列配置の各メモリセルに
   は、以下第１アクセストランジスタと称する前記
   アクセストランジスタと、メモリトランジスタと
   に加えて、絶縁ゲート電極を有する第２アクセス
   トランジスタを設け、メモリセルの行の第２アク
   セストランジスタのゲート電極をこの行に共通な
   第２アクセス線に接続し、前記デコーダは各行に
   消去および書込みを行う間、第１および第２アク
   セス線を互に相補関係にある信号で駆動し、少く
   とも読出しのために選択した行の読出し中には、
   前記第１および第２アクセス線を互にほぼ等しい
   信号で駆動し、さらにメモリセルの各群では絶縁
   制御電極を第２共通アクセス線によつて制御可能
   なスイツチによつて好適な電位の点に接続し、そ
   の結果メモリトランジスタに加わる電位差を読出
   し状態のメモリトランジスタに加わる値に対し最
   大でも等しいか、あるいはこれより小なるように
   制限することを特徴とする持久メモリトランジス
   タを有する半導体装置。 ２ 第２アクセス線によつて制御可能なスイツチ
   と適当な電位の間の接続には、メモリセルの群の
   列に共通な第２制御線を包含させた特許請求の範
   囲第１項記載の半導体装置。 ３ 前記スイツチと好適な電位点間の接続をすべ
   てのメモリセル群に共通とした特許請求の範囲第
   ２項記載の半導体装置。 ４ メモリセルのトランジスタには少くとも１つ
   のメモリセルに共通な１個もしくはそれ以上の基
   板領域を設け、メモリセルの群に共通な基板領域
   を互に接続してなる特許請求の範囲第１、第２ま
   たは第３項記載の半導体装置。 ５ 各群の列のメモリセルの第２導体を互に接続
   した特許請求の範囲第１項ないし第４項のいずれ
   かに記載の半導体装置。 ６ 基板領域と、メモリセルの群の列の第２導体
   を互に接続した特許請求の範囲第４項または第５
   項記載の半導体装置。 ７ 互に接続した基板領域を好適電位点に接続し
   た特許請求の範囲第４項または第６項記載の半導
   体装置。 ８ 好適な電位を、読出し状態で、読出しのため
   に選択されたメモリセルのメモリトランジスタの
   制御電極に供給する電位にほぼ等しくした特許請
   求の範囲第１項ないし第７項のいずれか記載の半
   導体装置。 ９ 第２導体のすべてと、メモリセルの基板領域
   のすべてを互に接続した特許請求の範囲第１ない
   し第８項記載の半導体装置。 １０ メモリトランジスタに制御電極を半導体本
   体より分離する誘電体を設け、制御電極および半
   導体本体より分離されている非導電性中間層内に
   電荷をトラツプし蓄積しうるようにし、蓄積電荷
   の量によつてメモリトランジスタの情報内容を決
   定するようにした特許請求の範囲第１項ないし第
   ９項のいずれかに記載の半導体装置。 １１ 制御線を選択し、制御線にコマンド信号を
   供給し、かつ前記の好適な電位を非選択制御線に
   供給する装置に制御線を接続した特許請求の範囲
   第１項ないし第１０項記載の半導体装置。 １２ 第１および第２アクセス線によつて制御可
   能なスイツチをトランスミツシヨンゲートとして
   構成した特許請求の範囲第１項ないし第１１項記
   載の半導体装置。