JPH03236239A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03236239A JPH03236239A JP2031488A JP3148890A JPH03236239A JP H03236239 A JPH03236239 A JP H03236239A JP 2031488 A JP2031488 A JP 2031488A JP 3148890 A JP3148890 A JP 3148890A JP H03236239 A JPH03236239 A JP H03236239A
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- Japan
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- wirings
- interval
- bending
- wiring
- film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/43—Layouts of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は複数の配線か隣接して配置された配線パター
ンを有する半導体装置に係り、特に微細パターンを有す
る半導体装置に関する。
ンを有する半導体装置に係り、特に微細パターンを有す
る半導体装置に関する。
（従来の技術）
一般に、半導体装置において配線パターンをデザインす
る場合、チップ面積の制約により、そのデザイン・ルー
ルの最小間隔でデザインすることが要求されている。従
来の半導体装置では、配線パターンを最小間隔を保って
配置し、これらが屈曲部で折れ曲がり、向きを変えた後
でも最小間隔を保って配線パターンを配置するようにし
ている。
る場合、チップ面積の制約により、そのデザイン・ルー
ルの最小間隔でデザインすることが要求されている。従
来の半導体装置では、配線パターンを最小間隔を保って
配置し、これらが屈曲部で折れ曲がり、向きを変えた後
でも最小間隔を保って配線パターンを配置するようにし
ている。
すなわち、第５図に示すように、図中横方向に延長され
ている３本の各配線１，１．・・・はそのデザイン・ル
ールの最小間隔λ１で配置されており、これらが屈曲部
２で９０°に折れ曲がり、向きを変えた後でも、縦方向
に延長されている３本の各配線１，１．・・・は最小間
隔λ１で配置される。
ている３本の各配線１，１．・・・はそのデザイン・ル
ールの最小間隔λ１で配置されており、これらが屈曲部
２で９０°に折れ曲がり、向きを変えた後でも、縦方向
に延長されている３本の各配線１，１．・・・は最小間
隔λ１で配置される。
（発明が解決しようとする課題）
通常の半導体装置の製造工程では、上記のような配線パ
ターンか形成された後、全面にＣＶＤ膜が堆積され、さ
らにこの後の工程によりＣＶＤ酸化膜に対して選択的に
開口部が形成される。この一連の工程は、ＣＶＤ膜の堆
積工程、水洗工程、乾燥工程、レジスト塗布工程、プリ
ベーキング工程、パターンの焼き付は工程、現像工程、
ＣＶＤ膜のエツチング工程等により構成される。
ターンか形成された後、全面にＣＶＤ膜が堆積され、さ
らにこの後の工程によりＣＶＤ酸化膜に対して選択的に
開口部が形成される。この一連の工程は、ＣＶＤ膜の堆
積工程、水洗工程、乾燥工程、レジスト塗布工程、プリ
ベーキング工程、パターンの焼き付は工程、現像工程、
ＣＶＤ膜のエツチング工程等により構成される。
ところで、上記配線相互の間隔か狭くなると、その後の
ＣＶＤ膜の堆積時にＣＶＤ膜のオーバーハングが原因で
配線相互間に巣かでき易くなる。
ＣＶＤ膜の堆積時にＣＶＤ膜のオーバーハングが原因で
配線相互間に巣かでき易くなる。
これは第５図に示す配線１，１・・・の屈曲部２で特こ
顕著となる。第６図はＣＶＤ膜３に巣４ができた状態を
示している。なお、上記各配線１．１・・は一般に絶縁
膜５上に形成されている。このようにＣＶＤ膜３に巣４
ができると、その後の水洗工程の際に使用される液等が
毛細管現象のために屈曲部２に溜まり易くなり、その後
の乾燥工程で十分に乾燥されず、屈曲部２に液残りを生
じる。このため、その後のプリベーキング工程で液が気
化し、その圧力で予め塗布されたレジスト膜が破裂して
しまい、穴があくという事態が発生する。これによって
、本来ならばレジスト膜で覆われていなければならない
部分が露出することになり、その後、不必要なエツチン
グが行われて不良の原因となってしまう。
顕著となる。第６図はＣＶＤ膜３に巣４ができた状態を
示している。なお、上記各配線１．１・・は一般に絶縁
膜５上に形成されている。このようにＣＶＤ膜３に巣４
ができると、その後の水洗工程の際に使用される液等が
毛細管現象のために屈曲部２に溜まり易くなり、その後
の乾燥工程で十分に乾燥されず、屈曲部２に液残りを生
じる。このため、その後のプリベーキング工程で液が気
化し、その圧力で予め塗布されたレジスト膜が破裂して
しまい、穴があくという事態が発生する。これによって
、本来ならばレジスト膜で覆われていなければならない
部分が露出することになり、その後、不必要なエツチン
グが行われて不良の原因となってしまう。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、屈曲部を有し、所定の間隔を保って
配置される複数の配線上にＣＶＤ膜が堆積される半導体
装置において、屈曲部での液残りが生じにくく、ＣＶＤ
膜の不必要なエツチングを防止することができる半導体
装置を提供することにある。
あり、その目的は、屈曲部を有し、所定の間隔を保って
配置される複数の配線上にＣＶＤ膜が堆積される半導体
装置において、屈曲部での液残りが生じにくく、ＣＶＤ
膜の不必要なエツチングを防止することができる半導体
装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体装置は、絶縁層上に所定の間隔を保ち
一定の方向に延長して配置され、屈曲部を境に上記とは
異なる方向に延長して配置された複数の配線と、上記配
線上を含む全面に堆積されたＣＶＤ膜とを具備し、上記
屈曲部において折れ曲がった後の上記複数の各配線の配
置間隔が、折れ曲がる前の上記複数の各配線の配置間隔
よりも広くなるように構成したことを特徴とする。
一定の方向に延長して配置され、屈曲部を境に上記とは
異なる方向に延長して配置された複数の配線と、上記配
線上を含む全面に堆積されたＣＶＤ膜とを具備し、上記
屈曲部において折れ曲がった後の上記複数の各配線の配
置間隔が、折れ曲がる前の上記複数の各配線の配置間隔
よりも広くなるように構成したことを特徴とする。
さらにこの発明の半導体装置は、前記配置間隔の広い各
配線上に位置する前記ＣＶＤ膜の膜厚をａ１配置間隔の
広い各配線相互の間隔をλとしたときに、λがａの約１
．８倍以上となるように設定されていることを特徴とす
る。
配線上に位置する前記ＣＶＤ膜の膜厚をａ１配置間隔の
広い各配線相互の間隔をλとしたときに、λがａの約１
．８倍以上となるように設定されていることを特徴とす
る。
（作用）
屈曲部において折れ曲がった後の複数の各配線の配置間
隔を、折れ曲がる前の複数の各配線の配置間隔よりも広
くすることにより、最小間隔でデザインされた部分でＣ
ＶＤ膜に巣か発生したとしても、屈曲部より先の部分で
は配線間隔か広くなっている。このため、毛細管現象に
より屈曲部に生じた液溜まりは屈曲部から先の配線部分
が出口となり排出される。
隔を、折れ曲がる前の複数の各配線の配置間隔よりも広
くすることにより、最小間隔でデザインされた部分でＣ
ＶＤ膜に巣か発生したとしても、屈曲部より先の部分で
は配線間隔か広くなっている。このため、毛細管現象に
より屈曲部に生じた液溜まりは屈曲部から先の配線部分
が出口となり排出される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の半導体装置の一実施例による構成を
示すパターン平面図である。図中横方向に延長され、例
えばアルミニウムによって構成された３本の各配線１，
１．・・・は従来と同様にそのデザイン・ルールの最小
間隔λ１で配置されている。これら３本の各配線１，１
．・・・は屈曲部２において９０°に折れ曲がり、図中
縦方向に延長されるように向きを変えた後は、最小間隔
λ１よりも広い間隔λ２で配置されている。なお、前記
第６図の場合と同様に、これらの配線１，１．・・・は
絶縁膜５（第６図に図示）上に形成されており、さらに
これらの配線１，１．・・・上にはＣＶＤ膜３（同じく
第６図に図示）が堆積される。従って、第１図中のＡ−
Ａ’線に沿った断面構造は前記第６図に示す場合と同様
であり、第１図中のＢＢ′線に沿った断面構造を第２図
に示す。
示すパターン平面図である。図中横方向に延長され、例
えばアルミニウムによって構成された３本の各配線１，
１．・・・は従来と同様にそのデザイン・ルールの最小
間隔λ１で配置されている。これら３本の各配線１，１
．・・・は屈曲部２において９０°に折れ曲がり、図中
縦方向に延長されるように向きを変えた後は、最小間隔
λ１よりも広い間隔λ２で配置されている。なお、前記
第６図の場合と同様に、これらの配線１，１．・・・は
絶縁膜５（第６図に図示）上に形成されており、さらに
これらの配線１，１．・・・上にはＣＶＤ膜３（同じく
第６図に図示）が堆積される。従って、第１図中のＡ−
Ａ’線に沿った断面構造は前記第６図に示す場合と同様
であり、第１図中のＢＢ′線に沿った断面構造を第２図
に示す。
このように、屈曲部２において折れ曲がった後の各配線
１，１．・・・の配置間隔λ２が、折れ曲がる前の各配
線１，１．・・・の配置間隔λ１よりも広くされている
ので、最小間隔λ１でデザインされた部分でＣＶＤ膜３
に巣が発生したとしても、屈曲部２より先の部分では配
線間隔が広くなっている。このため、前記水洗工程の際
に使用される液等が毛細管現象のために屈曲部２に溜ま
ったとしても、屈曲部２から先の広い間隔λ２の部分が
出口となって外部に排出される。このため、従来のよう
に、プリベーキング工程の際に液が気化することによる
レジスト膜の破裂が防止でき、レジスト膜に穴があくと
いう事態をなくすことができる。
１，１．・・・の配置間隔λ２が、折れ曲がる前の各配
線１，１．・・・の配置間隔λ１よりも広くされている
ので、最小間隔λ１でデザインされた部分でＣＶＤ膜３
に巣が発生したとしても、屈曲部２より先の部分では配
線間隔が広くなっている。このため、前記水洗工程の際
に使用される液等が毛細管現象のために屈曲部２に溜ま
ったとしても、屈曲部２から先の広い間隔λ２の部分が
出口となって外部に排出される。このため、従来のよう
に、プリベーキング工程の際に液が気化することによる
レジスト膜の破裂が防止でき、レジスト膜に穴があくと
いう事態をなくすことができる。
第３図はこの発明の他の実施例による半導体装置の構成
を示すパターン平面図である。上記実施例では配線１，
１．・・・が屈曲部２で９０’に折れ曲がる場合につい
て説明したが、これは配線１゜１、・・・が屈曲部２で
任意の角度に折れ曲がるような場合にもこの発明を実施
することができる。
を示すパターン平面図である。上記実施例では配線１，
１．・・・が屈曲部２で９０’に折れ曲がる場合につい
て説明したが、これは配線１゜１、・・・が屈曲部２で
任意の角度に折れ曲がるような場合にもこの発明を実施
することができる。
般に集積回路装置では配線が９０°及び１３５゜に折れ
曲がることを許容しており、この実施例では屈曲部２に
おける折れ曲がり角度θが１３５゜の場合を示している
。そして、この実施例においても、図中、横方向に延長
された複数の配線１゜１、・・・が始めの屈曲部２−１
において１３５°に折れ曲がった後は、最小間隔λ１よ
りも広い間隔λ２でこれら各配線１，１．・・・が配置
されている。
曲がることを許容しており、この実施例では屈曲部２に
おける折れ曲がり角度θが１３５゜の場合を示している
。そして、この実施例においても、図中、横方向に延長
された複数の配線１゜１、・・・が始めの屈曲部２−１
において１３５°に折れ曲がった後は、最小間隔λ１よ
りも広い間隔λ２でこれら各配線１，１．・・・が配置
されている。
次に上記配線の間隔λ１とλ２との関係について考察す
る。
る。
第４図は前記配線１，１．・・・において、最小間隔λ
１よりも広くされた間隔λ （前記λ２に相当）の部分
の断面図である。図示のように、アルミニウムによって
構成された配線１上のＣＶＤ膜３の膜厚をａとすると、
配線１の肩のオーバーハング部の厚さｂは約０．９ａＳ
ＣＶＤ膜３の段差部の下から配線１のエツジまでの厚さ
Ｃは約０．８ａとなる。ここで、上記オーバーハング部
すに対し段差部の下の部分の厚さＣか薄いことが、ＣＶ
Ｄ膜３に巣を発生させる原因となっている。そして、複
数の配線１，１．・・・が平行に設けられる場合、隣接
した配線同志でＣＶＤ膜３のオーバーハング部が互いに
競り出す状態となる。このため、配線の間隔λから両側
のオーバーハング部の厚さす。
１よりも広くされた間隔λ （前記λ２に相当）の部分
の断面図である。図示のように、アルミニウムによって
構成された配線１上のＣＶＤ膜３の膜厚をａとすると、
配線１の肩のオーバーハング部の厚さｂは約０．９ａＳ
ＣＶＤ膜３の段差部の下から配線１のエツジまでの厚さ
Ｃは約０．８ａとなる。ここで、上記オーバーハング部
すに対し段差部の下の部分の厚さＣか薄いことが、ＣＶ
Ｄ膜３に巣を発生させる原因となっている。そして、複
数の配線１，１．・・・が平行に設けられる場合、隣接
した配線同志でＣＶＤ膜３のオーバーハング部が互いに
競り出す状態となる。このため、配線の間隔λから両側
のオーバーハング部の厚さす。
ｂ′を差し引いた残りの距離ｄは、ＣＶＤ膜３の膜厚ａ
に反比例して狭くなる。この距離ｄが零になったときに
配線間にＣＶＤ膜３の巣が形成され、その臨界値は間隔
λの配線上のＣＶＤ膜３の膜厚ａに対し、間隔λがおよ
そ１．８ａ以下になったときである。
に反比例して狭くなる。この距離ｄが零になったときに
配線間にＣＶＤ膜３の巣が形成され、その臨界値は間隔
λの配線上のＣＶＤ膜３の膜厚ａに対し、間隔λがおよ
そ１．８ａ以下になったときである。
次に具体的な数値を用いて説明する。今、アルミニウム
による配線１の最小間隔λ１が１μｍでデザインされて
いるとする。また、アルミニウム配線上のＣＶＤ膜の膜
厚は実質上、０．９μｍである。前記のようにＣＶＤ膜
のオーバーハング部の間隔ｄが零になる臨界値はＣＶＤ
膜の膜厚ａの約１．８倍であることから、前記間隔λ（
第１図及び第３図中のλ２）の最小値は０．９μｍ×１
．８−１．６２μｍとなる。従って、配線が折れ曲がっ
た後の部分でＣＶＤ酸化膜に巣が発生しな・いようにす
るには、１．６２μｍ以上の間隔、例えば１．８μｍで
配線を配置する必要かある。
による配線１の最小間隔λ１が１μｍでデザインされて
いるとする。また、アルミニウム配線上のＣＶＤ膜の膜
厚は実質上、０．９μｍである。前記のようにＣＶＤ膜
のオーバーハング部の間隔ｄが零になる臨界値はＣＶＤ
膜の膜厚ａの約１．８倍であることから、前記間隔λ（
第１図及び第３図中のλ２）の最小値は０．９μｍ×１
．８−１．６２μｍとなる。従って、配線が折れ曲がっ
た後の部分でＣＶＤ酸化膜に巣が発生しな・いようにす
るには、１．６２μｍ以上の間隔、例えば１．８μｍで
配線を配置する必要かある。
なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない。例え
ば上記各実施例では最小間隔λ１よりも広い間隔λ２が
すべて同じ寸法である場合について説明したが、これは
λ１よりも広ければ全て等しくする必要はない。また、
配線をアルミニウムにより構成する場合について説明し
たが、これはアルミニウムに限定されるものではなく、
他の材料を用いて配線を構成するようにしてもよい。
、種々の変形が可能であることはいうまでもない。例え
ば上記各実施例では最小間隔λ１よりも広い間隔λ２が
すべて同じ寸法である場合について説明したが、これは
λ１よりも広ければ全て等しくする必要はない。また、
配線をアルミニウムにより構成する場合について説明し
たが、これはアルミニウムに限定されるものではなく、
他の材料を用いて配線を構成するようにしてもよい。
［発明の効果コ
以上説明したようにこの発明によれば、屈曲部を有し、
所定の間隔を保って配置される複数の配線上にＣＶＤ膜
が堆積される半導体装置において、屈曲部での液残りが
生じにくく、ＣＶＤ膜の不必要なエツチングを防止する
ことができる半導体装置を提供することができる。
所定の間隔を保って配置される複数の配線上にＣＶＤ膜
が堆積される半導体装置において、屈曲部での液残りが
生じにくく、ＣＶＤ膜の不必要なエツチングを防止する
ことができる半導体装置を提供することができる。
第１図はこの発明の一実施例による半導体装置のパター
ン平面図、第２図はその一部の断面図、第３図はこの発
明の他の実施例による半導体装置のパターン平面図、第
４図は上記各実施例を説明するための断面図、 第５図は従来装置のパターン 平面図、 第６図はその一部の断面図である。 ・・・配線、 ２・・・屈曲部、 ３ ・・ ＣＶＤ膜、 ４・・・巣、 ５・・・絶縁膜。
ン平面図、第２図はその一部の断面図、第３図はこの発
明の他の実施例による半導体装置のパターン平面図、第
４図は上記各実施例を説明するための断面図、 第５図は従来装置のパターン 平面図、 第６図はその一部の断面図である。 ・・・配線、 ２・・・屈曲部、 ３ ・・ ＣＶＤ膜、 ４・・・巣、 ５・・・絶縁膜。
Claims (2)
- （１）絶縁層上に所定の間隔を保ち一定の方向に延長し
て配置され、屈曲部を境に上記とは異なる方向に延長し
て配置された複数の配線と、上記配線上を含む全面に堆
積されたＣＶＤ膜とを具備し、 上記屈曲部において折れ曲がった後の上記複数の各配線
の配置間隔が、折れ曲がる前の上記複数の各配線の配置
間隔よりも広くなるように構成したことを特徴とする半
導体装置。 - （２）前記配置間隔の広い各配線上に位置する前記ＣＶ
Ｄ膜の膜厚をａ、配置間隔の広い各配線相互の間隔をλ
としたときに、λがａの約１．８倍以上となるように設
定されていることを特徴とする請求項１記載の半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031488A JPH06105710B2 (ja) | 1990-02-14 | 1990-02-14 | 半導体装置 |
| KR1019910002225A KR930009017B1 (ko) | 1990-02-14 | 1991-02-09 | 반도체장치 |
| DE69114539T DE69114539T2 (de) | 1990-02-14 | 1991-02-14 | Halbleiteranordnung mit einem Leitermuster, in dem mehrere Linien dicht nebeneinander angeordnet sind. |
| EP91102091A EP0442491B1 (en) | 1990-02-14 | 1991-02-14 | Semiconductor device having a wiring pattern in which a plurality of lines are arranged in close proximity to one another |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031488A JPH06105710B2 (ja) | 1990-02-14 | 1990-02-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03236239A true JPH03236239A (ja) | 1991-10-22 |
| JPH06105710B2 JPH06105710B2 (ja) | 1994-12-21 |
Family
ID=12332657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031488A Expired - Lifetime JPH06105710B2 (ja) | 1990-02-14 | 1990-02-14 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0442491B1 (ja) |
| JP (1) | JPH06105710B2 (ja) |
| KR (1) | KR930009017B1 (ja) |
| DE (1) | DE69114539T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212262A (ja) * | 2008-03-04 | 2009-09-17 | Sanyo Electric Co Ltd | 集積回路及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0851159A (ja) * | 1994-08-05 | 1996-02-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| DE19530951C2 (de) * | 1995-08-23 | 1997-09-11 | Bosch Gmbh Robert | Verfahren zur Anordnung von Leiterbahnen auf der Oberfläche von Halbleiterbauelementen |
| DE19531651C2 (de) * | 1995-08-29 | 2001-09-27 | Bosch Gmbh Robert | Verfahren zur Anordnung von Leiterbahnen auf der Oberfläche eines Halbleiterbauelements |
| WO2000070672A1 (de) * | 1999-05-18 | 2000-11-23 | Infineon Technologies Ag | Ausgestaltung einer ecke einer in damaszener-technologie auf einem substrat hergestellten elektrischen leiterbahn aus insbesondere kupfer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428941A (en) * | 1987-07-24 | 1989-01-31 | Konishiroku Photo Ind | Integrated circuit device |
-
1990
- 1990-02-14 JP JP2031488A patent/JPH06105710B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-09 KR KR1019910002225A patent/KR930009017B1/ko not_active Expired - Lifetime
- 1991-02-14 DE DE69114539T patent/DE69114539T2/de not_active Expired - Fee Related
- 1991-02-14 EP EP91102091A patent/EP0442491B1/en not_active Expired - Lifetime
Patent Citations (1)
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| JPS6428941A (en) * | 1987-07-24 | 1989-01-31 | Konishiroku Photo Ind | Integrated circuit device |
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| JP2009212262A (ja) * | 2008-03-04 | 2009-09-17 | Sanyo Electric Co Ltd | 集積回路及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69114539T2 (de) | 1996-05-02 |
| KR910016072A (ko) | 1991-09-30 |
| EP0442491A3 (en) | 1991-11-13 |
| EP0442491B1 (en) | 1995-11-15 |
| DE69114539D1 (de) | 1995-12-21 |
| JPH06105710B2 (ja) | 1994-12-21 |
| EP0442491A2 (en) | 1991-08-21 |
| KR930009017B1 (ko) | 1993-09-18 |
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|---|---|---|
| US4916514A (en) | Integrated circuit employing dummy conductors for planarity | |
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