JPH0323641A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0323641A JPH0323641A JP15682489A JP15682489A JPH0323641A JP H0323641 A JPH0323641 A JP H0323641A JP 15682489 A JP15682489 A JP 15682489A JP 15682489 A JP15682489 A JP 15682489A JP H0323641 A JPH0323641 A JP H0323641A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発剪はへテロ接合を利用した電界効果トランジスタに
関するもので、選択エッチングを有効に利用する電界効
果トランジスタの製造方法に関する． 〔従来の技術〕 Ｉ ｎＧａＡｓをチャネルとした電界効果トランジスタ
（ＦＥＴ）は、ＧａＡｓに比ヘＩ ｎ Ｇ ａ ＡＳの
電子の低電界移動度やピーク速度が大きいこと等、材料
の優位性のため高速かつ高性能な素子として低雑音素子
及び高速ＩＣへの応用が考えられている． このようなＦＥＴの高性能化には、ソース抵抗の低減が
重要であり、ソース・ドレイン領域がゲート電極の側面
に形成されるリセス構造が採用されている．このような
構造のＦＥＴは、例えば以下のようにして製造されてい
る． 第３図（ａ）〜（ｄ）に素子の断面図を示し、その製造
工程を説明する．高抵抗ＧａＡｓ基板１１上に分子線エ
ピタキシ（ＭＢＥ）法により、高純度ＧａＡｓＪｉｌ２
． Ｎ型１ｎＧａＡｓＪｉｌ３．高純度ＧａＡｓ層１４
． Ｎ型ＧａＡｓ層１５を形成する（第３図（ａ））．
ここで、高純度ＧａＡｓ層１２はバッファ層、Ｎ型１ｎ
ＧａＡｓ層１３はチャネル層、高純度ＧａＡｓ層ｌ４は
バリア層、Ｎ型ＧａＡｓ層ｌ５はソース抵抗低減のため
のキャップ層である．素子分離後、ソース・ドレインオ
ーミック電極１６（ＡｕＧｅ／Ｎｉ）を形成する（第３
図（ｂ））。
関するもので、選択エッチングを有効に利用する電界効
果トランジスタの製造方法に関する． 〔従来の技術〕 Ｉ ｎＧａＡｓをチャネルとした電界効果トランジスタ
（ＦＥＴ）は、ＧａＡｓに比ヘＩ ｎ Ｇ ａ ＡＳの
電子の低電界移動度やピーク速度が大きいこと等、材料
の優位性のため高速かつ高性能な素子として低雑音素子
及び高速ＩＣへの応用が考えられている． このようなＦＥＴの高性能化には、ソース抵抗の低減が
重要であり、ソース・ドレイン領域がゲート電極の側面
に形成されるリセス構造が採用されている．このような
構造のＦＥＴは、例えば以下のようにして製造されてい
る． 第３図（ａ）〜（ｄ）に素子の断面図を示し、その製造
工程を説明する．高抵抗ＧａＡｓ基板１１上に分子線エ
ピタキシ（ＭＢＥ）法により、高純度ＧａＡｓＪｉｌ２
． Ｎ型１ｎＧａＡｓＪｉｌ３．高純度ＧａＡｓ層１４
． Ｎ型ＧａＡｓ層１５を形成する（第３図（ａ））．
ここで、高純度ＧａＡｓ層１２はバッファ層、Ｎ型１ｎ
ＧａＡｓ層１３はチャネル層、高純度ＧａＡｓ層ｌ４は
バリア層、Ｎ型ＧａＡｓ層ｌ５はソース抵抗低減のため
のキャップ層である．素子分離後、ソース・ドレインオ
ーミック電極１６（ＡｕＧｅ／Ｎｉ）を形成する（第３
図（ｂ））。
その後、レジストｌ７をマスクにゲート領域をリン酸系
のエッチング液でエッチングして開口し（第３図（ｃ）
）、蒸着法によりゲート電極ｌ８を形成する（第３図（
ｄ））。
のエッチング液でエッチングして開口し（第３図（ｃ）
）、蒸着法によりゲート電極ｌ８を形成する（第３図（
ｄ））。
〔発明が解決しようとする課顆〕 ・゛以上のような
製造方法では、ゲート部の堀込み（リセス）は、Ｎ型Ｇ
ａＡｓと高純度ＧａＡｓの選択性がないリン酸系のエッ
チング液で開口するため、素子のしきい値電圧並びに特
性のバラッキが大きく、ウエハ面内の均一性は非常に悪
い．さらには、ソース・ドレインのオーミック領域は、
Ｎ型ＧａＡｓｉｉのキャップ層があっても高純度ＧａＡ
ｓ層があるためソース抵抗の低減には限界がある． 本発明の目的は、以上のような従来技術における′性能
の限界を打破し、高均一・高性能な電界効果トランジス
タの製造方法を提供することにある。
製造方法では、ゲート部の堀込み（リセス）は、Ｎ型Ｇ
ａＡｓと高純度ＧａＡｓの選択性がないリン酸系のエッ
チング液で開口するため、素子のしきい値電圧並びに特
性のバラッキが大きく、ウエハ面内の均一性は非常に悪
い．さらには、ソース・ドレインのオーミック領域は、
Ｎ型ＧａＡｓｉｉのキャップ層があっても高純度ＧａＡ
ｓ層があるためソース抵抗の低減には限界がある． 本発明の目的は、以上のような従来技術における′性能
の限界を打破し、高均一・高性能な電界効果トランジス
タの製造方法を提供することにある。
本発明の電界効果トランジスタの製造方法は、Ｉｎを含
む第１のＩＩＩ−■化合物半導体層上に、蒸気圧が高い
弗化物を生成する元素を含まない第２の■−■化合物半
導体層を形成する工程と、前記第２の■−■化合物半導
体層上に耐熱ゲート電極を形成する工程と、 前記ゲート電極をマスクとしてオーミシク領域の前記第
２の■−■化合物半導４＊層を弗素を含む混合ガスで選
択エッチング除去する工程と、このエッチングにより露
出した前記第１のｍ−■化合物半導体層上に高不純物濃
度の第３のＩｌｌ−■化合物半導体層を選択成長させる
工程と、前記第３の■−■化合物半導体層上にソース・
ドレインの各電極を形成する工程とを含むことを特徴と
する． 〔作用〕 第ｌの■−■化合物半導体層はＩｎを含み、第２のＩＩ
Ｉ−■化合物半導体層は、ＩｎやＡ１等の蒸気圧が高い
弗化物を生戒する元素を含まないので、ゲート電極をマ
スクとしてオーくツク領域の第２のｍ−ｖ化合物半導体
層を弗素を含む混合ガスでエッチング除去する場合、選
択エッチングが可能となる。
む第１のＩＩＩ−■化合物半導体層上に、蒸気圧が高い
弗化物を生成する元素を含まない第２の■−■化合物半
導体層を形成する工程と、前記第２の■−■化合物半導
体層上に耐熱ゲート電極を形成する工程と、 前記ゲート電極をマスクとしてオーミシク領域の前記第
２の■−■化合物半導４＊層を弗素を含む混合ガスで選
択エッチング除去する工程と、このエッチングにより露
出した前記第１のｍ−■化合物半導体層上に高不純物濃
度の第３のＩｌｌ−■化合物半導体層を選択成長させる
工程と、前記第３の■−■化合物半導体層上にソース・
ドレインの各電極を形成する工程とを含むことを特徴と
する． 〔作用〕 第ｌの■−■化合物半導体層はＩｎを含み、第２のＩＩ
Ｉ−■化合物半導体層は、ＩｎやＡ１等の蒸気圧が高い
弗化物を生戒する元素を含まないので、ゲート電極をマ
スクとしてオーくツク領域の第２のｍ−ｖ化合物半導体
層を弗素を含む混合ガスでエッチング除去する場合、選
択エッチングが可能となる。
また、この選択エッチングにより露出した第１のＩ−Ｖ
化合物半導体層上に高不純物濃度の第３のＩＩＩ−■化
合物半導体層を選択成長させるので、オーミック領域に
は高純度ｍ−ｖ化合物半導体層が存在せず、したがって
ソース抵抗の低減の限界を排除できる． 〔実施例〕 以下、本発明の実施例として、図面を参照して説明する
。第１図は本発明の実施例を説明するための模式的断面
図である． この電界効果トランジスタは以下のようにして製作され
る．まず、第１図（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板ｌ上に、ＭＢＥ法を用いバッファ層となるノンド
ーブＧａＡｓ層（高純度ＧａＡｓ層）２をｌＩＩｍ１次
にチャネル層となる不純物濃度２ ＸＩＯ”ｃ＋＋＋−
’のＳｉドープＮ型のＩｎＧａＡｓＭ３を１５０人、次
にバリア層となるノンドープＧａＡｓ層（高純度Ｇ ａ
Ａ ｓＪｉ） ４を２００人成長する． このように形成されたウエハを用い、素子分離としてＢ
＋あるいは０３酸素イオンをＩ ＸＩＯ”ｃｎ＋−”１
００ｋｅＶでイオン注入を行う。
化合物半導体層上に高不純物濃度の第３のＩＩＩ−■化
合物半導体層を選択成長させるので、オーミック領域に
は高純度ｍ−ｖ化合物半導体層が存在せず、したがって
ソース抵抗の低減の限界を排除できる． 〔実施例〕 以下、本発明の実施例として、図面を参照して説明する
。第１図は本発明の実施例を説明するための模式的断面
図である． この電界効果トランジスタは以下のようにして製作され
る．まず、第１図（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板ｌ上に、ＭＢＥ法を用いバッファ層となるノンド
ーブＧａＡｓ層（高純度ＧａＡｓ層）２をｌＩＩｍ１次
にチャネル層となる不純物濃度２ ＸＩＯ”ｃ＋＋＋−
’のＳｉドープＮ型のＩｎＧａＡｓＭ３を１５０人、次
にバリア層となるノンドープＧａＡｓ層（高純度Ｇ ａ
Ａ ｓＪｉ） ４を２００人成長する． このように形成されたウエハを用い、素子分離としてＢ
＋あるいは０３酸素イオンをＩ ＸＩＯ”ｃｎ＋−”１
００ｋｅＶでイオン注入を行う。
次に、第ｌ図（ｂ）に示すように、ノンドープＧａＡｓ
層４上に高耐熱金属ＷＳｉを積層し、反応性イオンエッ
チングによりゲート電極５を形成する。
層４上に高耐熱金属ＷＳｉを積層し、反応性イオンエッ
チングによりゲート電極５を形成する。
次に、絶縁膜としてＳｉｎ，膜６をＣＶＤ法により３０
００人戒長し、反応性イオンエッチングにより第１図（
ｃ）に示すようにゲート電極側面にＳｉ０，膜６をつけ
る。
００人戒長し、反応性イオンエッチングにより第１図（
ｃ）に示すようにゲート電極側面にＳｉ０，膜６をつけ
る。
次に、第１図（ｄ）に示すようにゲート電極５及びＳｉ
Ｏ！膜６をマスクにオーくツタ領域のノンドープＧ ａ
Ａ ｓ Ｎ ４を弗素を含むＣＣＩ，Ｆ，＋Ｈｅ系の
ガスで選択エッチングする． この場合ＣＣ１．Ｆ．＋Ｈｅ系のドライエッチは、Ｇａ
ＡｓとＩｎＧａＡｓのエッチングレートは第２図に示す
ようになっており、ＧａＡｓ層４のみを選択的にエッチ
ングできる。ＩｎＧａＡｓｊｉ３では、蒸気圧の高いイ
ンジウムの弗化物が形成されエッチングの進行が止まる
。
Ｏ！膜６をマスクにオーくツタ領域のノンドープＧ ａ
Ａ ｓ Ｎ ４を弗素を含むＣＣＩ，Ｆ，＋Ｈｅ系の
ガスで選択エッチングする． この場合ＣＣ１．Ｆ．＋Ｈｅ系のドライエッチは、Ｇａ
ＡｓとＩｎＧａＡｓのエッチングレートは第２図に示す
ようになっており、ＧａＡｓ層４のみを選択的にエッチ
ングできる。ＩｎＧａＡｓｊｉ３では、蒸気圧の高いイ
ンジウムの弗化物が形成されエッチングの進行が止まる
。
次に、第１図（ｅ）に示すようにＭＢＥあるいはＭＯＣ
ＶＤ法等により選択エッチングされたオ１ツク領域にキ
ヤ・冫プ層となる３×１０目Ｃａｌ−’のＳｉドープＮ
型のＧａＡｓ層７をＳＯＯ人選沢成長ずる。
ＶＤ法等により選択エッチングされたオ１ツク領域にキ
ヤ・冫プ層となる３×１０目Ｃａｌ−’のＳｉドープＮ
型のＧａＡｓ層７をＳＯＯ人選沢成長ずる。
その後、第１図Ｂ）に示すようにオー≧ツクメクル（Ａ
ｕＧｅ／Ｎｉ）を蒸着後ソース・ドレイン電極８を形成
して、素子が完或する。
ｕＧｅ／Ｎｉ）を蒸着後ソース・ドレイン電極８を形成
して、素子が完或する。
上記の実施例はＩｎを含む第１のＩＩＩ−■化合物半導
体層としてＮ型１ ｎＧａＡｓ層を、ＩｎやＡｌを含ま
ない第２のＩＩＩ−■化合物半導体層として高純度Ｇａ
Ａｓ層を用いた場合について述べたが、Ｉｎを含む他の
第１の■−ｖ化合物半導体層とＩｎやＡＩ等の蒸気圧が
高い弗化物を生成する元素を含まない第２のＩＩＩ−Ｖ
化合物半導体層から成る電界効果トランジスタにおいて
も、同様に作製される． 〔発明の効果〕 以上説明したように、本発明によれば、電界効果トラン
ジスタのしきい値電圧はＭＩ３Ｅ等で成長したウエハで
決まるので高均一性が維持される。
体層としてＮ型１ ｎＧａＡｓ層を、ＩｎやＡｌを含ま
ない第２のＩＩＩ−■化合物半導体層として高純度Ｇａ
Ａｓ層を用いた場合について述べたが、Ｉｎを含む他の
第１の■−ｖ化合物半導体層とＩｎやＡＩ等の蒸気圧が
高い弗化物を生成する元素を含まない第２のＩＩＩ−Ｖ
化合物半導体層から成る電界効果トランジスタにおいて
も、同様に作製される． 〔発明の効果〕 以上説明したように、本発明によれば、電界効果トラン
ジスタのしきい値電圧はＭＩ３Ｅ等で成長したウエハで
決まるので高均一性が維持される。
さらにオーミック領域がゲート電極のすぐ側面に、しか
もチャネルの上部に形成されるのでソース抵抗が低く、
短チャネル効果が抑制された高性能な電界効果トランジ
スタが実現できる。
もチャネルの上部に形成されるのでソース抵抗が低く、
短チャネル効果が抑制された高性能な電界効果トランジ
スタが実現できる。
第１図（ａ）〜（ｆ）は、本発明の実施例を説明するた
めの各工程での断面図、 第２図は、ＣＣ１ｉＦｇ＋Ｈｅ系のガスのエッチングレ
ートを表した図、 第３図（ａ）〜（ｄ）は、従来例を説明するための各工
程での断面図である。 半絶縁性ＧａＡｓ基板 高純度ＧａＡｓ層 Ｎ型１ｎＧａＡｓｉｉ 高純度ＧａＡｓ層 ゲート電極 Ｓｉｎｔ膜 Ｎ型ＧａＡｓ層 ソース・ドレイン電極 （ａ） ｆｂ）
めの各工程での断面図、 第２図は、ＣＣ１ｉＦｇ＋Ｈｅ系のガスのエッチングレ
ートを表した図、 第３図（ａ）〜（ｄ）は、従来例を説明するための各工
程での断面図である。 半絶縁性ＧａＡｓ基板 高純度ＧａＡｓ層 Ｎ型１ｎＧａＡｓｉｉ 高純度ＧａＡｓ層 ゲート電極 Ｓｉｎｔ膜 Ｎ型ＧａＡｓ層 ソース・ドレイン電極 （ａ） ｆｂ）
Claims (1)
- （１）Ｉｎを含む第１のIII−Ｖ化合物半導体層上に、
蒸気圧が高い弗化物を生成する元素を含まない第２のI
II−Ｖ化合物半導体層を形成する工程と、前記第２のI
II−Ｖ化合物半導体層上に耐熱ゲート電極を形成する工
程と、 前記ゲート電極をマスクとしてオーミック領域の前記第
２のIII−Ｖ化合物半導体層を弗素を含む混合ガスで選
択エッチング除去する工程と、このエッチングにより露
出した前記第１のIII−Ｖ化合物半導体層上に高不純物
濃度の第３のIII−Ｖ化合物半導体層を選択成長させる
工程と、前記第３のIII−Ｖ化合物半導体層上にソース
・ドレインの各電極を形成する工程とを含むことを特徴
とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15682489A JPH0323641A (ja) | 1989-06-21 | 1989-06-21 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15682489A JPH0323641A (ja) | 1989-06-21 | 1989-06-21 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323641A true JPH0323641A (ja) | 1991-01-31 |
Family
ID=15636150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15682489A Pending JPH0323641A (ja) | 1989-06-21 | 1989-06-21 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286662A (en) * | 1991-07-17 | 1994-02-15 | Sumitomo Electric Industries, Ltd. | Method for manufacturing field effect transistor |
-
1989
- 1989-06-21 JP JP15682489A patent/JPH0323641A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286662A (en) * | 1991-07-17 | 1994-02-15 | Sumitomo Electric Industries, Ltd. | Method for manufacturing field effect transistor |
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