JPH0323665A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0323665A JPH0323665A JP1158766A JP15876689A JPH0323665A JP H0323665 A JPH0323665 A JP H0323665A JP 1158766 A JP1158766 A JP 1158766A JP 15876689 A JP15876689 A JP 15876689A JP H0323665 A JPH0323665 A JP H0323665A
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- Japan
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- electrode
- layer
- groove
- substrate
- trench
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置、特にそのメモリセルに関す
るものである．， 〔従来の技術〕 第２図，第３図，第４図は、従来のメモリセルの中のト
レンチセルと呼ぶものの断面図である。
るものである．， 〔従来の技術〕 第２図，第３図，第４図は、従来のメモリセルの中のト
レンチセルと呼ぶものの断面図である。
図にかいて、（１）はＮ型不純物拡散層、（２）はトラ
ンスファゲートトランジスタのゲート部で通常、多結晶
シリコンで作られる．，（８ｌはセルプレートとなる電
極、（４）はストレージノードとなる電極で、どちらも
通常多結晶シリコンである。（ｓｌ（６）は誘電体層で
、酸化展，窒化膜等の絶縁膜である。（γ）はＡＩ配線
、（８）は半導体基板である。
ンスファゲートトランジスタのゲート部で通常、多結晶
シリコンで作られる．，（８ｌはセルプレートとなる電
極、（４）はストレージノードとなる電極で、どちらも
通常多結晶シリコンである。（ｓｌ（６）は誘電体層で
、酸化展，窒化膜等の絶縁膜である。（γ）はＡＩ配線
、（８）は半導体基板である。
次に、従来のトレンチセルについて説明する。
第２図のメモリセルでは誘電体層（５）を介して、電極
（８）がセルプレート、基板（８）がストレージノード
となり、電荷は基板《８）上に蓄えられ、Ｎ型不純物拡
散層（１）、｝ランスファゲート部（２）を通してＡＩ
配線に伝わる。第３図では第２図とは逆に基板（８）が
セルプレート、電極（４）がストレージノードとなり、
電荷は電極（４）に蓄積され、電極（４）はトランスフ
ァゲート部（２）のＮ型不純物拡散層（１）に接続する
ことにより、電荷の転送を行う。第４図ではＮ型不純物
拡散＃ （１）に接続された電極（４）と基板（８）と
の間に電極（８》を形成し、軍極（８》をセルプレート
とすることによう１基板（８）と電極（４）の両方に電
荷を蓄積してメモリセルの蓄積容量を増やしている。
（８）がセルプレート、基板（８）がストレージノード
となり、電荷は基板《８）上に蓄えられ、Ｎ型不純物拡
散層（１）、｝ランスファゲート部（２）を通してＡＩ
配線に伝わる。第３図では第２図とは逆に基板（８）が
セルプレート、電極（４）がストレージノードとなり、
電荷は電極（４）に蓄積され、電極（４）はトランスフ
ァゲート部（２）のＮ型不純物拡散層（１）に接続する
ことにより、電荷の転送を行う。第４図ではＮ型不純物
拡散＃ （１）に接続された電極（４）と基板（８）と
の間に電極（８》を形成し、軍極（８》をセルプレート
とすることによう１基板（８）と電極（４）の両方に電
荷を蓄積してメモリセルの蓄積容量を増やしている。
トレンチメモリセルは半導体記憶装置の高集積化のため
に生み出されたものであるが、従来のトレンチセルでは
まだ高集積化に対して不十分であるという問題点があっ
た１， この発明は上記のような問題点を解消するためになされ
たもので、半導体記憶装置のより一層の高集積化を目的
とするものである，， 〔課題を解決するための手段〕 この発明に係る半導体記憶装置は基板に形成した溝の底
部にＰ型不純物拡散層を形成し、溝の内部には２層３個
の電極を設けたものである、，〔作用〕 この発明におけるメモリセルは蓄積電荷量を損・うこと
なく、占有面積を小さくすることができる。
に生み出されたものであるが、従来のトレンチセルでは
まだ高集積化に対して不十分であるという問題点があっ
た１， この発明は上記のような問題点を解消するためになされ
たもので、半導体記憶装置のより一層の高集積化を目的
とするものである，， 〔課題を解決するための手段〕 この発明に係る半導体記憶装置は基板に形成した溝の底
部にＰ型不純物拡散層を形成し、溝の内部には２層３個
の電極を設けたものである、，〔作用〕 この発明におけるメモリセルは蓄積電荷量を損・うこと
なく、占有面積を小さくすることができる。
以下、この発明の一実施例を図について説明する。
第１図にかいて、（１）はＮ型不純物拡散層、（２）は
トランスファゲートトランジスタのゲート部で通常、多
結晶シリコンで作られる。（８）はセルプレートとなる
電極、（４）はストレージノードとなる電極で、どちら
も通常多結晶シリコンである。（５）（６）は誘電体層
で、酸化膜，窒化膜等の絶縁膜である。
トランスファゲートトランジスタのゲート部で通常、多
結晶シリコンで作られる。（８）はセルプレートとなる
電極、（４）はストレージノードとなる電極で、どちら
も通常多結晶シリコンである。（５）（６）は誘電体層
で、酸化膜，窒化膜等の絶縁膜である。
（テ》はＡＩ配線、（８）は半導体基板、（９）はＰ型
不純物拡散層である。
不純物拡散層である。
本実施例のメモリセルは半導体基板（８）の溝の底部に
素子間分離のＰ型不純物拡散層（９）を形成して、スト
レージノードとなる２つの電極（４）を訃のかの別のＮ
型不純物拡散層（１）に接続して、セルプレートとなる
電極（８）を第１図に示すような形で挿入して１つの溝
で２つのメモリセルを作る。このメモリセルは第３図に
示したものと同様に、基板（８），電極（４）の両方に
電荷を蓄積するものである，，〔発明の効果〕 以上のようにこの発明によれば、１つの溝で２つのズモ
リセルを形成し、このメモリセルの電荷は電極，基板の
両方に蓄積されるので、記憶容量を減少することなく、
半導体記憶装置の高集積化を図ることができる。
素子間分離のＰ型不純物拡散層（９）を形成して、スト
レージノードとなる２つの電極（４）を訃のかの別のＮ
型不純物拡散層（１）に接続して、セルプレートとなる
電極（８）を第１図に示すような形で挿入して１つの溝
で２つのメモリセルを作る。このメモリセルは第３図に
示したものと同様に、基板（８），電極（４）の両方に
電荷を蓄積するものである，，〔発明の効果〕 以上のようにこの発明によれば、１つの溝で２つのズモ
リセルを形成し、このメモリセルの電荷は電極，基板の
両方に蓄積されるので、記憶容量を減少することなく、
半導体記憶装置の高集積化を図ることができる。
第１図はこの発明の一実施例によるトレンチ型メモリセ
ルの断面図、第２図，第３図，第４図は従来のトレンチ
型メモリセルのそれぞれ断面図である。 図にかいて、（１）はＮ型不純物拡散層、（２）はトラ
ンスファゲートトランジスタのゲート部で通常、多結晶
シリコンで作られる。（８）はセルプレートとなる電極
、（４）はストレージノードとなる電極で、どちらも通
常、多結晶シリコンである。（５）（６）は誘電体層で
、酸化展，窒化膜等の絶縁膜である。（γ》はＡ４１配
線、（８》は半導体基板、（９）はＰ型不純物拡散層を
示す。 なお、図中、同一符号は同一 又は相当部分を示す。 第１厘 第２図
ルの断面図、第２図，第３図，第４図は従来のトレンチ
型メモリセルのそれぞれ断面図である。 図にかいて、（１）はＮ型不純物拡散層、（２）はトラ
ンスファゲートトランジスタのゲート部で通常、多結晶
シリコンで作られる。（８）はセルプレートとなる電極
、（４）はストレージノードとなる電極で、どちらも通
常、多結晶シリコンである。（５）（６）は誘電体層で
、酸化展，窒化膜等の絶縁膜である。（γ》はＡ４１配
線、（８》は半導体基板、（９）はＰ型不純物拡散層を
示す。 なお、図中、同一符号は同一 又は相当部分を示す。 第１厘 第２図
Claims (1)
- 半導体基板上に１トランジスタ、１キャパシタのメモ
リセルを持つ半導体記憶装置において、前記半導体基板
に形成された溝部と、この溝部の側壁に沿つた誘電体を
介して形成された第１層電極及び第１層電極上に形成さ
れた誘電体を介した２つの第２層蓄積電極を有し、この
２つの第２層蓄積電極はおのおの別の転送ゲートトラン
ジスタの拡散層に接続され、前記溝部の底面における不
純物拡散層の形成及び、前記第１層電極、第２層蓄積電
極の配置により、１つの溝部で２つのメモリセルを形成
したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158766A JPH0323665A (ja) | 1989-06-21 | 1989-06-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158766A JPH0323665A (ja) | 1989-06-21 | 1989-06-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323665A true JPH0323665A (ja) | 1991-01-31 |
Family
ID=15678872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158766A Pending JPH0323665A (ja) | 1989-06-21 | 1989-06-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323665A (ja) |
-
1989
- 1989-06-21 JP JP1158766A patent/JPH0323665A/ja active Pending
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