JPH0793367B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0793367B2 JPH0793367B2 JP60110128A JP11012885A JPH0793367B2 JP H0793367 B2 JPH0793367 B2 JP H0793367B2 JP 60110128 A JP60110128 A JP 60110128A JP 11012885 A JP11012885 A JP 11012885A JP H0793367 B2 JPH0793367 B2 JP H0793367B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、単一のトランジスタと単一のキャパシタとか
ら成る半導体記憶装置いわゆる１トランジスタ形ダイナ
ミックメモリセルおよびその製造方法に関するものであ
る。
ら成る半導体記憶装置いわゆる１トランジスタ形ダイナ
ミックメモリセルおよびその製造方法に関するものであ
る。
従来、この種のメモリセルとして、半導体基板主表面に
形成した溝の側面にトランジスタとキャパシタとを上記
溝の深さ方向に沿って直列に配置したメモリセル構造が
提案されている。このことは例えば、特願昭59−143230
号に示されている。
形成した溝の側面にトランジスタとキャパシタとを上記
溝の深さ方向に沿って直列に配置したメモリセル構造が
提案されている。このことは例えば、特願昭59−143230
号に示されている。
第９図はこのメモリセルの構造例を示す断面図であり、
シリコン基板１にほぼ垂直に形成された溝の側面に沿っ
てトランスファトランジスタ２と溝キャパシタ３とが直
列に配置され、また溝の底部に分離領域４が配置されて
いる。なお、５はキャパシタの一方の電極をなすセルフ
プレート、６はトランスファトランジスタ２のゲート電
極兼ワード線、７および８はソース，ドレインを構成す
る高不純物領域、９は基板１と異なる導電形を有する半
導体領域、10は分離用酸化膜、11はチャネルカット用の
基板と同じ導電形の高不純物濃度を有する半導体領域、
12はビット線である。
シリコン基板１にほぼ垂直に形成された溝の側面に沿っ
てトランスファトランジスタ２と溝キャパシタ３とが直
列に配置され、また溝の底部に分離領域４が配置されて
いる。なお、５はキャパシタの一方の電極をなすセルフ
プレート、６はトランスファトランジスタ２のゲート電
極兼ワード線、７および８はソース，ドレインを構成す
る高不純物領域、９は基板１と異なる導電形を有する半
導体領域、10は分離用酸化膜、11はチャネルカット用の
基板と同じ導電形の高不純物濃度を有する半導体領域、
12はビット線である。
上記構成においては、トランジスタとキャパシタとが深
さ方向に沿って直列に配置されているため、平面的寸法
を拡大することなく、メモリセル容量の増大およびサブ
スレッショルドリーク低減のためのトランスファゲート
の長チャネル化を実現することが可能である。また、ト
ランジスタとキャパシタとがセルフアライン的に形成で
きるため、その間の合わせ余裕を必要とせず、メモリセ
ルの高密度化に適した構造である。第10図は、同構造の
平面図を示しており、メモリセルは、ビット線12とトラ
ンスファトランジスタ２のゲート電極兼ワード線６との
交差領域に島状に配置される。
さ方向に沿って直列に配置されているため、平面的寸法
を拡大することなく、メモリセル容量の増大およびサブ
スレッショルドリーク低減のためのトランスファゲート
の長チャネル化を実現することが可能である。また、ト
ランジスタとキャパシタとがセルフアライン的に形成で
きるため、その間の合わせ余裕を必要とせず、メモリセ
ルの高密度化に適した構造である。第10図は、同構造の
平面図を示しており、メモリセルは、ビット線12とトラ
ンスファトランジスタ２のゲート電極兼ワード線６との
交差領域に島状に配置される。
しかし上述したような構造では、トランスファトランジ
スタのゲート電極が島状のセル領域を取り囲む領域13に
形成されるため、基板との重なり面積が大きくなり易
く、ワード線と基板間の容量の低減が難しい。このこと
は、微細化に伴う高速化の妨げとなるのみならず、ワー
ド線駆動回路の小型化を阻害し、省電力化の妨げともな
る。
スタのゲート電極が島状のセル領域を取り囲む領域13に
形成されるため、基板との重なり面積が大きくなり易
く、ワード線と基板間の容量の低減が難しい。このこと
は、微細化に伴う高速化の妨げとなるのみならず、ワー
ド線駆動回路の小型化を阻害し、省電力化の妨げともな
る。
このような問題点を解決するために本発明は、半導体の
基板主表面に形成された格子状の溝と、この溝の側面の
第１の絶縁膜を介して前記溝の途中の深さまで形成され
た第１の導電体層と、この格子状に形成された第１の導
電体層の所定の領域上に第２の絶縁膜を介して形成され
た第２の導電体層と、所定領域以外に形成された絶縁膜
とを設けるようにしたものである。
基板主表面に形成された格子状の溝と、この溝の側面の
第１の絶縁膜を介して前記溝の途中の深さまで形成され
た第１の導電体層と、この格子状に形成された第１の導
電体層の所定の領域上に第２の絶縁膜を介して形成され
た第２の導電体層と、所定領域以外に形成された絶縁膜
とを設けるようにしたものである。
また製造方法において、半導体基板主表面に格子状の溝
を形成する工程と、溝内の少なくとも側面上に第１の絶
縁膜を形成する工程と、溝内の所定の深さまで第１の導
電体を形成する工程と、この第１の導電体の上部に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜上のトラ
ンジスタを形成する一部領域以外に第３の絶縁膜を形成
する工程と、第２の絶縁膜上のその一部領域には第２の
導電体を形成する工程とを有するようにしたものであ
る。
を形成する工程と、溝内の少なくとも側面上に第１の絶
縁膜を形成する工程と、溝内の所定の深さまで第１の導
電体を形成する工程と、この第１の導電体の上部に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜上のトラ
ンジスタを形成する一部領域以外に第３の絶縁膜を形成
する工程と、第２の絶縁膜上のその一部領域には第２の
導電体を形成する工程とを有するようにしたものであ
る。
本発明においては、トランスファトランジスタのゲート
電極と基板間の容量すなわちワード線負荷容量を低減で
き、高速化，省電力化が図られる。
電極と基板間の容量すなわちワード線負荷容量を低減で
き、高速化，省電力化が図られる。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す断面図である。第１図において、１はｐ形のシリコン
基板、２はトランスファトランジスタ、３はシリコン基
板１上に形成された格子状の溝により仕切られたシリコ
ン島の側面に形成された溝キャパシタ、４は格子状に形
成された溝底部の素子分離領域、７はシリコン島の上部
に形成されたソース，ドレインの一方となるn+領域、５
はシリコン島とは絶縁膜21を介して絶縁されておりキャ
パシタの一方の電極を成す第１の導体層としてのセルプ
レート、６は第２の導電体としてのトランスファトラン
ジスタ２のゲート電極兼ワード線、21,22,23,24,25,26,
27は絶縁膜である。ここで、ワード線６は第１図面を左
右に走っているものである。第１図は、格子状の溝で仕
切られたシリコン島中央を通りn+領域７とビット線12と
の接続のためのコンタクト部の部分を通る所を切り出し
た断面図となっているので、ワード線６がこのコンタク
ト部で断ち切られたような断面図となっている。しか
し、このコンタクト部でないところでは、トランスファ
トランジスタ２の上と絶縁膜23の上のワード線６はつな
がっているものである。また第２図はこの半導体記憶装
置の平面図を示したもので、各メモリセルは、ビット線
12とワード線６の交差領域に位置し、２つのトランスフ
ァトランジスタに共用されるゲート電極６は領域13に限
定されて形成されている。同図より明らかなように、ゲ
ート電極６が形成される領域が領域13に限定されるた
め、ゲート電極６と基板１との重なり面積を小さくでき
る。この結果、従来技術に比べ容易にワード線容量が低
減でき、高速化，省電力化を図ることができる。なお、
この半導体記憶装置では、溝底部に厚い絶縁膜10を設け
ているが、これは素子分離のためであり、他の手段で素
子分離が完全にできるならば必ずしも厚い必要はない。
同様に、溝底部近傍にチャネルカット用p+領域11を設け
ているが、これも必ずしも必要ではない。さらに、チャ
ネルカット領域11を溝底部近傍に限定する必要もなく、
第３図に示すように、高濃度のp+領域31を溝底部近傍を
含む所定の深さの範囲にウェハ全面に渡って配置しても
よい。
す断面図である。第１図において、１はｐ形のシリコン
基板、２はトランスファトランジスタ、３はシリコン基
板１上に形成された格子状の溝により仕切られたシリコ
ン島の側面に形成された溝キャパシタ、４は格子状に形
成された溝底部の素子分離領域、７はシリコン島の上部
に形成されたソース，ドレインの一方となるn+領域、５
はシリコン島とは絶縁膜21を介して絶縁されておりキャ
パシタの一方の電極を成す第１の導体層としてのセルプ
レート、６は第２の導電体としてのトランスファトラン
ジスタ２のゲート電極兼ワード線、21,22,23,24,25,26,
27は絶縁膜である。ここで、ワード線６は第１図面を左
右に走っているものである。第１図は、格子状の溝で仕
切られたシリコン島中央を通りn+領域７とビット線12と
の接続のためのコンタクト部の部分を通る所を切り出し
た断面図となっているので、ワード線６がこのコンタク
ト部で断ち切られたような断面図となっている。しか
し、このコンタクト部でないところでは、トランスファ
トランジスタ２の上と絶縁膜23の上のワード線６はつな
がっているものである。また第２図はこの半導体記憶装
置の平面図を示したもので、各メモリセルは、ビット線
12とワード線６の交差領域に位置し、２つのトランスフ
ァトランジスタに共用されるゲート電極６は領域13に限
定されて形成されている。同図より明らかなように、ゲ
ート電極６が形成される領域が領域13に限定されるた
め、ゲート電極６と基板１との重なり面積を小さくでき
る。この結果、従来技術に比べ容易にワード線容量が低
減でき、高速化，省電力化を図ることができる。なお、
この半導体記憶装置では、溝底部に厚い絶縁膜10を設け
ているが、これは素子分離のためであり、他の手段で素
子分離が完全にできるならば必ずしも厚い必要はない。
同様に、溝底部近傍にチャネルカット用p+領域11を設け
ているが、これも必ずしも必要ではない。さらに、チャ
ネルカット領域11を溝底部近傍に限定する必要もなく、
第３図に示すように、高濃度のp+領域31を溝底部近傍を
含む所定の深さの範囲にウェハ全面に渡って配置しても
よい。
なお、第３図において、32はｐ層、30はｐ層32とp+層31
の少なくとも２層から成るシリコン基板である。
の少なくとも２層から成るシリコン基板である。
上述の半導体記憶装置では、キャパシタの一方の電極を
なすセルプレート５と基板１とが絶縁されている。これ
は、キャパシタ３に十分な電荷を蓄積するために、セル
プレート５に基板１と異なる電位を印加する必要がある
ためである。しかし、キャパシタ３が形成される溝側面
の少なくとも基板表面近傍をｎ形化してやれば、セルプ
レート５が基板１と同電位であってもキャパシタ３に十
分な電荷を蓄積することが可能となり、セルプレート５
と基板１とを溝底にて接続することができる。このよう
な構造を取ることにより、セルプレート５電位供給のた
めの電圧発生回路やセルプレート５へのコンタクトを省
略でき、省面積化が図れると共に、セルプレート５が基
板電位となるため、雑音に強くまたキャパシタ用絶縁膜
の信頼性を向上させることができる。
なすセルプレート５と基板１とが絶縁されている。これ
は、キャパシタ３に十分な電荷を蓄積するために、セル
プレート５に基板１と異なる電位を印加する必要がある
ためである。しかし、キャパシタ３が形成される溝側面
の少なくとも基板表面近傍をｎ形化してやれば、セルプ
レート５が基板１と同電位であってもキャパシタ３に十
分な電荷を蓄積することが可能となり、セルプレート５
と基板１とを溝底にて接続することができる。このよう
な構造を取ることにより、セルプレート５電位供給のた
めの電圧発生回路やセルプレート５へのコンタクトを省
略でき、省面積化が図れると共に、セルプレート５が基
板電位となるため、雑音に強くまたキャパシタ用絶縁膜
の信頼性を向上させることができる。
このような構造の半導体記憶装置を第２の実施例として
第４図に示す。同図においては、キャパシタ３が形成さ
れる溝側面の基板表面近傍にｎ形領域９が設けられると
共に、セルプレート60が溝底にて基板１と接続されてい
る。ここで、40は分離用p+領域、50,70は絶縁膜であ
る。第４図において第１図と同一部分又は相当部分には
同一符号が付してある。なお、例示したこの半導体記憶
装置では、セルプレート60と基板１とを溝底にて接続し
ているが、これは必ずしも必要ではない。また、キャパ
シタ３部のｎ形領域を溝側面近傍に設けているが、たと
えば第５図に示すように、ｎ形領域80をキャパシタが形
成される所定の深さの範囲内にセル部全面に渡って設け
た構造としてもよい。
第４図に示す。同図においては、キャパシタ３が形成さ
れる溝側面の基板表面近傍にｎ形領域９が設けられると
共に、セルプレート60が溝底にて基板１と接続されてい
る。ここで、40は分離用p+領域、50,70は絶縁膜であ
る。第４図において第１図と同一部分又は相当部分には
同一符号が付してある。なお、例示したこの半導体記憶
装置では、セルプレート60と基板１とを溝底にて接続し
ているが、これは必ずしも必要ではない。また、キャパ
シタ３部のｎ形領域を溝側面近傍に設けているが、たと
えば第５図に示すように、ｎ形領域80をキャパシタが形
成される所定の深さの範囲内にセル部全面に渡って設け
た構造としてもよい。
なお、第４図，第５図において、溝底部近傍に分離用p+
領域40を設けているが、これも必ずしも必要ではない。
また第１図，第２図に示す第１の実施例で説明したチャ
ネルカット用p+領域11と同様に、分離用p+領域40を溝底
部近傍に限定せず、溝底部近傍を含む所定の深さの範囲
にp+領域31をウェハ全面に渡って配置した構造としても
勿論よい。
領域40を設けているが、これも必ずしも必要ではない。
また第１図，第２図に示す第１の実施例で説明したチャ
ネルカット用p+領域11と同様に、分離用p+領域40を溝底
部近傍に限定せず、溝底部近傍を含む所定の深さの範囲
にp+領域31をウェハ全面に渡って配置した構造としても
勿論よい。
次に第１図に示した構造を最終形状とする半導体記憶装
置の製造方法の一実施例を第６図を用いて説明する。ま
ず基板１上に第１の熱酸化膜81を形成し、イオン注入法
により基板１表面にn+層７を形成する。次に第１の熱酸
化膜81の上に公知の付着法によりシリコン窒化膜82、さ
らに、シリコン酸化膜83を順次堆積し、多層膜を形成す
る。次いで全面にレジストを付着した後、リソグラフィ
ー工程で格子状のレジストパターン84を形成する。（第
６図（ａ）） このレジストパターン84をエッチングマスクとし、反応
性イオンエッチング（RIE）により上記多層膜を除去し
て基板１表面を露出させる。（第６図（ｂ）） レジストパターン84を除去した後、上記多層膜をマスク
として反応性イオンエッチングにより基板１をエッチン
グし溝を形成する。その後エッチングにより生じた汚染
・損傷を除去するため、溝内をフッ硝酸系液で洗浄後、
熱酸化法により溝内面に熱酸化膜85を形成し、イオン注
入法により溝底平坦面近傍にp+領域11を形成する。（第
６図（ｃ）） 次に公知の技術によりシリコン窒化膜86を溝内に堆積
し、反応性イオンエッチングにより平坦面上に堆積した
シリコン窒化膜86を除去し、溝底の基板表面のみを露出
させる。（第６図（ｄ）） その後、水素と酸素の混合雰囲気中で熱酸化を行うこと
により分離用酸化膜10を溝底部のみに選択的に形成した
後、シリコン窒化膜86および酸化膜85を取り除く。（第
６図（ｅ）） 次に溝内基板表面に熱酸化法により酸化膜21を形成後、
セルプレートとなる多結晶シリコン５を公知の技術によ
り溝内に埋め込む。（第６図（ｆ）） その後反応性イオンエッチングにより上記多結晶シリコ
ン５の上端が溝内の所定の位置となるようにエッチング
除去した後、基板主表面の多層膜83,82,81を取り除く。
この時、溝内側面上の酸化膜21のうち上記多結晶シリコ
ン５の上端より上の部分が取り除かれる。（第６図
（ｇ）） 次に熱酸化法により酸化膜22をシリコン基板１表面の露
出部分に形成した後、シリコン酸化膜23を公知の方法に
より形成し溝内に埋め込む。その後反応性イオンエッチ
ングによりエッチバックし、基板主表面上のシリコン酸
化膜23および22を取り除き、基板主表面をほぼ平坦な状
態にする。（第６図（ｈ）） 基板主表面に酸化膜24を形成後、レジストを全面に付着
し、リソグラフィー工程によりトランスファトランジス
タ用窓明けレジストパターン87を形成する。（第６図
（ｉ）） 次にレジストパターン87をマスクとして窓明けされた領
域の酸化膜23を取り除く。この時、この窓明け領域の酸
化膜24および22も取り除かれる。レジストパターン87を
除去した後、酸化膜25を熱酸化法等により形成し、その
後、多結晶シリコン６を公知の方法により上記窓明け領
域を含む基板主表面に堆積する。（第６図（ｊ）） その後レジストを付着し、リソグラフィーによりワード
線としてのパターンニングを施し、このレジストパター
ンをマスクとしてドライエッチングにより加工処理す
る。次に上記レジストパターンを除去した後、公知の方
法によりシリコン酸化膜26を形成した後、再びレジスト
を付着し、リソグラフィーによりビット線コンタクトホ
ールとしてのパターン88を形成し、これをマスクとして
反応性イオンエッチングにより酸化膜26,多結晶シリコ
ン６さらに酸化膜24を取り除き、コンタクト部の基板１
表面を露出させる。（第６図（ｋ）） 次にレジストパターン88を除去した後、熱酸化によりビ
ット線コンタクトホール側面の多結晶シリコン６表面に
酸化膜27を形成する。この時、ビット線コンタクト部で
ある基板１表面にも酸化膜が形成されるため、反応性イ
オンエッチングによりその酸化膜を取り除き、基板１表
面を露出させた後、ビット線用のアルミニウム12を付着
させ、リソグラフィー工程およびエッチング工程を経て
ビット線を形成し最終形状を得る。（第６図（ｌ）） 上述の例では、分離用酸化膜10を熱酸化法により形成
（第６図（ｅ））したが、同酸化膜をCVD法等により形
成してもよい。この場合、チャネルカット領域11形成用
イオン注入後（第６図（ｃ）に相当）、溝内の公知の方
法によりシリコン酸化膜を埋め込んだ後、反応性イオン
エッチングによりこのシリコン酸化膜が所定の厚さとな
るように取り除けばよい。以後多結晶シリコン５を形成
し、前述第１の実施例と同様の工程（第６図（ｆ）以
降）を行なえばよい。
置の製造方法の一実施例を第６図を用いて説明する。ま
ず基板１上に第１の熱酸化膜81を形成し、イオン注入法
により基板１表面にn+層７を形成する。次に第１の熱酸
化膜81の上に公知の付着法によりシリコン窒化膜82、さ
らに、シリコン酸化膜83を順次堆積し、多層膜を形成す
る。次いで全面にレジストを付着した後、リソグラフィ
ー工程で格子状のレジストパターン84を形成する。（第
６図（ａ）） このレジストパターン84をエッチングマスクとし、反応
性イオンエッチング（RIE）により上記多層膜を除去し
て基板１表面を露出させる。（第６図（ｂ）） レジストパターン84を除去した後、上記多層膜をマスク
として反応性イオンエッチングにより基板１をエッチン
グし溝を形成する。その後エッチングにより生じた汚染
・損傷を除去するため、溝内をフッ硝酸系液で洗浄後、
熱酸化法により溝内面に熱酸化膜85を形成し、イオン注
入法により溝底平坦面近傍にp+領域11を形成する。（第
６図（ｃ）） 次に公知の技術によりシリコン窒化膜86を溝内に堆積
し、反応性イオンエッチングにより平坦面上に堆積した
シリコン窒化膜86を除去し、溝底の基板表面のみを露出
させる。（第６図（ｄ）） その後、水素と酸素の混合雰囲気中で熱酸化を行うこと
により分離用酸化膜10を溝底部のみに選択的に形成した
後、シリコン窒化膜86および酸化膜85を取り除く。（第
６図（ｅ）） 次に溝内基板表面に熱酸化法により酸化膜21を形成後、
セルプレートとなる多結晶シリコン５を公知の技術によ
り溝内に埋め込む。（第６図（ｆ）） その後反応性イオンエッチングにより上記多結晶シリコ
ン５の上端が溝内の所定の位置となるようにエッチング
除去した後、基板主表面の多層膜83,82,81を取り除く。
この時、溝内側面上の酸化膜21のうち上記多結晶シリコ
ン５の上端より上の部分が取り除かれる。（第６図
（ｇ）） 次に熱酸化法により酸化膜22をシリコン基板１表面の露
出部分に形成した後、シリコン酸化膜23を公知の方法に
より形成し溝内に埋め込む。その後反応性イオンエッチ
ングによりエッチバックし、基板主表面上のシリコン酸
化膜23および22を取り除き、基板主表面をほぼ平坦な状
態にする。（第６図（ｈ）） 基板主表面に酸化膜24を形成後、レジストを全面に付着
し、リソグラフィー工程によりトランスファトランジス
タ用窓明けレジストパターン87を形成する。（第６図
（ｉ）） 次にレジストパターン87をマスクとして窓明けされた領
域の酸化膜23を取り除く。この時、この窓明け領域の酸
化膜24および22も取り除かれる。レジストパターン87を
除去した後、酸化膜25を熱酸化法等により形成し、その
後、多結晶シリコン６を公知の方法により上記窓明け領
域を含む基板主表面に堆積する。（第６図（ｊ）） その後レジストを付着し、リソグラフィーによりワード
線としてのパターンニングを施し、このレジストパター
ンをマスクとしてドライエッチングにより加工処理す
る。次に上記レジストパターンを除去した後、公知の方
法によりシリコン酸化膜26を形成した後、再びレジスト
を付着し、リソグラフィーによりビット線コンタクトホ
ールとしてのパターン88を形成し、これをマスクとして
反応性イオンエッチングにより酸化膜26,多結晶シリコ
ン６さらに酸化膜24を取り除き、コンタクト部の基板１
表面を露出させる。（第６図（ｋ）） 次にレジストパターン88を除去した後、熱酸化によりビ
ット線コンタクトホール側面の多結晶シリコン６表面に
酸化膜27を形成する。この時、ビット線コンタクト部で
ある基板１表面にも酸化膜が形成されるため、反応性イ
オンエッチングによりその酸化膜を取り除き、基板１表
面を露出させた後、ビット線用のアルミニウム12を付着
させ、リソグラフィー工程およびエッチング工程を経て
ビット線を形成し最終形状を得る。（第６図（ｌ）） 上述の例では、分離用酸化膜10を熱酸化法により形成
（第６図（ｅ））したが、同酸化膜をCVD法等により形
成してもよい。この場合、チャネルカット領域11形成用
イオン注入後（第６図（ｃ）に相当）、溝内の公知の方
法によりシリコン酸化膜を埋め込んだ後、反応性イオン
エッチングによりこのシリコン酸化膜が所定の厚さとな
るように取り除けばよい。以後多結晶シリコン５を形成
し、前述第１の実施例と同様の工程（第６図（ｆ）以
降）を行なえばよい。
なお、先に、半導体記憶装置の実施例で述べたように、
分離用酸化膜を必ずしも厚くする必要はなく、その場合
その酸化膜10を形成する一連の工程（第６図（ｄ），
（ｅ）に相当）を省略することができる。
分離用酸化膜を必ずしも厚くする必要はなく、その場合
その酸化膜10を形成する一連の工程（第６図（ｄ），
（ｅ）に相当）を省略することができる。
さらに、実施例では、チャネルカット用高濃度領域11を
イオン注入法により溝底部近傍に形成しているが、イオ
ン注入法に限定する必要はもちろんない。さらに、形成
位置も溝底部近傍に限定する必要はなく、その高濃度領
域をウェハ全面に渡って溝底部を含む所定の深さの範囲
内に形成してもよい。この場合、たとえば、基板として
p+層上にエピタキシャル法によりｐ層を積層したウェハ
を用い、かつ、溝底部が下層のp+層に届くように溝を形
成すればよい。なお、上記高濃度領域を省略することも
可能であり、この場合、高濃度領域形成用イオン注入工
程（第６図（ｃ））を省略すればよい。
イオン注入法により溝底部近傍に形成しているが、イオ
ン注入法に限定する必要はもちろんない。さらに、形成
位置も溝底部近傍に限定する必要はなく、その高濃度領
域をウェハ全面に渡って溝底部を含む所定の深さの範囲
内に形成してもよい。この場合、たとえば、基板として
p+層上にエピタキシャル法によりｐ層を積層したウェハ
を用い、かつ、溝底部が下層のp+層に届くように溝を形
成すればよい。なお、上記高濃度領域を省略することも
可能であり、この場合、高濃度領域形成用イオン注入工
程（第６図（ｃ））を省略すればよい。
半導体記憶装置の第２の実施例で述べたように、キャパ
シタ３の形成される溝側面近傍にｎ形領域９を設けても
よい。以下に第４図を最終工程図とする実施例の製造方
法について第７図を用いて説明する。第１図に示す半導
体記憶装置の第１の実施例と同様に基板１上に熱酸化膜
81を形成後、n+層７を形成し、次いでシリコン窒化膜8
2,シリコン酸化膜83を堆積し、レジスト付着，リソグラ
フィー工程を経て、格子状レジストパターン84を形成
し、これをマスクとして多層膜83,82,81をエッチング
し、基板１表面を露出させる。（第７図（ａ）） レジストパターン84を除去した後、多層膜83,82,81をマ
スクとして所定の深さの溝を形成し、フッ硝酸系液によ
り溝内洗浄の後、公知の方法によりシリコン酸化膜91を
形成する。（第７図（ｂ）） 次に反応性イオンエッチングにより平坦面上に堆積した
酸化膜91を取り除き、溝底の基板表面を露出させる。こ
の時、溝側面には酸化膜91が残る。（第７図（ｃ）） 酸化膜91および多層膜83,82,81をマスクとして反応性イ
オンエッチングにより再び溝を形成し、フッ硝酸系液に
より溝内を洗浄する。（第７図（ｄ）） 次に溝内にリンを添加した多結晶シリコン92を埋め込
み、これを不純物拡散源として熱拡散により溝内基板１
表面の露出部近傍にｎ形領域９を形成する。この時、酸
化膜91は拡散マスクとして働き、溝側面のうちキャパシ
タ部以外の領域がｎ形化されることを防ぐ。（第７図
（ｅ）） 次にリン添加多結晶シリコン92を取り除いた後、酸化膜
91および多層膜83,82,81をマスクとして反応性イオンエ
ッチングにより溝底がｎ形領域９より下の所定の位置と
なるように再度溝を形成した後、フッ硝酸系液により溝
内を洗浄する。（第７図（ｆ）） 次に熱酸化膜50を形成後、イオン注入法により溝底部近
傍にp+領域40を形成し、反応性イオンエッチングにより
溝底部平坦面上の酸化膜50を取り除き、溝底のみ基板１
表面を露出させる。（第７図（ｇ）） 次に溝内に多結晶シリコン60を埋め込んだ後、反応性イ
オンエッチングにより多結晶シリコン60の上端が所定の
位置となるように取り除いた後、シリコン酸化膜83を取
り除く。この時、酸化膜91も除去される。次にシリコン
窒化膜82および酸化膜81を取り除いた後、熱酸化により
酸化膜70を形成する。（第７図（ｈ）） 以後、前述した第１の実施例と同様の工程（第６図
（ｇ）以降に相当）に従い、溝内にシリコン酸化膜23を
埋め込んだ後、反応性イオンエッチングによりエッチバ
ックし、基板１主表面上の酸化膜23および70を取り除
き、主表面をほぼ平坦とした後、同基板主表面に熱酸化
膜24を形成し、レジスト付着，リソグラフィー工程を経
てレジストパターン93を形成する。（第７図（ｌ）） レジストパターン93をマスクとして窓明けされた領域の
シリコン酸化膜23および熱酸化膜70を除去するが、この
時、同領域の酸化膜24も除かれる。レジストパターン93
を取り除き熱酸化膜25を形成後、多結晶シリコン６を上
記窓明け領域を含む基板１主表面上に形成する。（第７
図（ｊ）） 次にレジスト付着，リソグラフィー工程を経て、ドライ
エッチングにより多結晶シリコン６にワード線としての
加工を施した後、レジストを取り除き、シリコン酸化膜
26を堆積し、再びリソグラフィー工程を経て、コンタク
トホールとしてのレジストパターン94を形成し、これを
マスクとしてシリコン酸化膜26,多結晶シリコン６およ
び酸化膜24を取り除き、コンタクト部の基板１表面を露
出させる。（第７図（ｋ）） レジストパターン94を取り除き、熱酸化によりコンタク
トホール側壁の多結晶シリコン６表面に熱酸化膜27を形
成する。この時、コンタクト部の基板１表面にも酸化膜
が形成されるので、反応性イオンエッチングによりこの
酸化膜を取り除き、再び基板１表面を露出させた後、ビ
ット線用アルミニウム12を付着させ、リソグラフィー工
程，エッチング工程を経てビット線を形成し、最終形状
を得る。（第７図（ｌ）） 上記製造方法の第２の実施例では、キャパシタ３部のｎ
形領域９形成用の不純物拡散源としてリン添加多結晶シ
リコン92を用いているが、その他リン添加ガラスあるい
はPOCl3等のガス等を用いてもよい。その他、ｎ形領域
９をイオン注入法により形成してもよい。この場合の工
程の変更点について第８図を用いて説明する。まず第７
図の実施例と同様、格子状の溝を形成後、溝側面をシリ
コン酸化膜91で覆い、かつ、溝底の平坦部の基板１表面
を露出させる（第７図（ｃ）に相当）。（第８図
（ａ）） 次に熱酸化膜95を形成後、多層膜81,82,83および酸化膜
91をマスクとし、イオン注入法により溝底部近傍にｎ形
領域９を形成する。（第８図（ｂ）） 次に反応性イオンエッチングにより酸化膜95を取り除い
た後、酸化膜91および多層膜81,82,83をマスクとして溝
の底がｎ形領域９より下の所定の位置となるように再度
溝を形成し、その後フッ硝酸系液にて溝内を洗浄する。
（第８図（ｃ）） 以下、第７図の第２の実施例と同様の工程に従い、溝内
面酸化後、イオン注入法による溝底部基板表面近傍への
p+領域40の形成（第７図（ｇ）に相当）以降の工程を進
め、第８図（ｄ）に示す最終形状を得る。
シタ３の形成される溝側面近傍にｎ形領域９を設けても
よい。以下に第４図を最終工程図とする実施例の製造方
法について第７図を用いて説明する。第１図に示す半導
体記憶装置の第１の実施例と同様に基板１上に熱酸化膜
81を形成後、n+層７を形成し、次いでシリコン窒化膜8
2,シリコン酸化膜83を堆積し、レジスト付着，リソグラ
フィー工程を経て、格子状レジストパターン84を形成
し、これをマスクとして多層膜83,82,81をエッチング
し、基板１表面を露出させる。（第７図（ａ）） レジストパターン84を除去した後、多層膜83,82,81をマ
スクとして所定の深さの溝を形成し、フッ硝酸系液によ
り溝内洗浄の後、公知の方法によりシリコン酸化膜91を
形成する。（第７図（ｂ）） 次に反応性イオンエッチングにより平坦面上に堆積した
酸化膜91を取り除き、溝底の基板表面を露出させる。こ
の時、溝側面には酸化膜91が残る。（第７図（ｃ）） 酸化膜91および多層膜83,82,81をマスクとして反応性イ
オンエッチングにより再び溝を形成し、フッ硝酸系液に
より溝内を洗浄する。（第７図（ｄ）） 次に溝内にリンを添加した多結晶シリコン92を埋め込
み、これを不純物拡散源として熱拡散により溝内基板１
表面の露出部近傍にｎ形領域９を形成する。この時、酸
化膜91は拡散マスクとして働き、溝側面のうちキャパシ
タ部以外の領域がｎ形化されることを防ぐ。（第７図
（ｅ）） 次にリン添加多結晶シリコン92を取り除いた後、酸化膜
91および多層膜83,82,81をマスクとして反応性イオンエ
ッチングにより溝底がｎ形領域９より下の所定の位置と
なるように再度溝を形成した後、フッ硝酸系液により溝
内を洗浄する。（第７図（ｆ）） 次に熱酸化膜50を形成後、イオン注入法により溝底部近
傍にp+領域40を形成し、反応性イオンエッチングにより
溝底部平坦面上の酸化膜50を取り除き、溝底のみ基板１
表面を露出させる。（第７図（ｇ）） 次に溝内に多結晶シリコン60を埋め込んだ後、反応性イ
オンエッチングにより多結晶シリコン60の上端が所定の
位置となるように取り除いた後、シリコン酸化膜83を取
り除く。この時、酸化膜91も除去される。次にシリコン
窒化膜82および酸化膜81を取り除いた後、熱酸化により
酸化膜70を形成する。（第７図（ｈ）） 以後、前述した第１の実施例と同様の工程（第６図
（ｇ）以降に相当）に従い、溝内にシリコン酸化膜23を
埋め込んだ後、反応性イオンエッチングによりエッチバ
ックし、基板１主表面上の酸化膜23および70を取り除
き、主表面をほぼ平坦とした後、同基板主表面に熱酸化
膜24を形成し、レジスト付着，リソグラフィー工程を経
てレジストパターン93を形成する。（第７図（ｌ）） レジストパターン93をマスクとして窓明けされた領域の
シリコン酸化膜23および熱酸化膜70を除去するが、この
時、同領域の酸化膜24も除かれる。レジストパターン93
を取り除き熱酸化膜25を形成後、多結晶シリコン６を上
記窓明け領域を含む基板１主表面上に形成する。（第７
図（ｊ）） 次にレジスト付着，リソグラフィー工程を経て、ドライ
エッチングにより多結晶シリコン６にワード線としての
加工を施した後、レジストを取り除き、シリコン酸化膜
26を堆積し、再びリソグラフィー工程を経て、コンタク
トホールとしてのレジストパターン94を形成し、これを
マスクとしてシリコン酸化膜26,多結晶シリコン６およ
び酸化膜24を取り除き、コンタクト部の基板１表面を露
出させる。（第７図（ｋ）） レジストパターン94を取り除き、熱酸化によりコンタク
トホール側壁の多結晶シリコン６表面に熱酸化膜27を形
成する。この時、コンタクト部の基板１表面にも酸化膜
が形成されるので、反応性イオンエッチングによりこの
酸化膜を取り除き、再び基板１表面を露出させた後、ビ
ット線用アルミニウム12を付着させ、リソグラフィー工
程，エッチング工程を経てビット線を形成し、最終形状
を得る。（第７図（ｌ）） 上記製造方法の第２の実施例では、キャパシタ３部のｎ
形領域９形成用の不純物拡散源としてリン添加多結晶シ
リコン92を用いているが、その他リン添加ガラスあるい
はPOCl3等のガス等を用いてもよい。その他、ｎ形領域
９をイオン注入法により形成してもよい。この場合の工
程の変更点について第８図を用いて説明する。まず第７
図の実施例と同様、格子状の溝を形成後、溝側面をシリ
コン酸化膜91で覆い、かつ、溝底の平坦部の基板１表面
を露出させる（第７図（ｃ）に相当）。（第８図
（ａ）） 次に熱酸化膜95を形成後、多層膜81,82,83および酸化膜
91をマスクとし、イオン注入法により溝底部近傍にｎ形
領域９を形成する。（第８図（ｂ）） 次に反応性イオンエッチングにより酸化膜95を取り除い
た後、酸化膜91および多層膜81,82,83をマスクとして溝
の底がｎ形領域９より下の所定の位置となるように再度
溝を形成し、その後フッ硝酸系液にて溝内を洗浄する。
（第８図（ｃ）） 以下、第７図の第２の実施例と同様の工程に従い、溝内
面酸化後、イオン注入法による溝底部基板表面近傍への
p+領域40の形成（第７図（ｇ）に相当）以降の工程を進
め、第８図（ｄ）に示す最終形状を得る。
以上の第２の実施例では、ｎ形領域形成に当たり、多層
膜81,82,83およびシリコン酸化膜91をマスクとして用
い、キャパシタ部以外がｎ形化されることを防止してい
る。しかし、たとえば、多層膜82,83等を形成する前に
セル領域全面に渡ってイオン注入を行い、第５図に示す
ように、キャパシタ３が形成される所定の深さの範囲内
にｎ形領域80を形成するようにすれば、上述のマスクは
必要となくなり、半導体記憶装置の製造方法の第１の実
施例と同様な工程を用いることも可能となる。
膜81,82,83およびシリコン酸化膜91をマスクとして用
い、キャパシタ部以外がｎ形化されることを防止してい
る。しかし、たとえば、多層膜82,83等を形成する前に
セル領域全面に渡ってイオン注入を行い、第５図に示す
ように、キャパシタ３が形成される所定の深さの範囲内
にｎ形領域80を形成するようにすれば、上述のマスクは
必要となくなり、半導体記憶装置の製造方法の第１の実
施例と同様な工程を用いることも可能となる。
その他、この第２の実施例では、セルプレート60と基板
１とを溝底にて接続しているが、必ずしも接続する必要
はなく、溝底部近傍のp+領域40形成後に行っている反応
性イオンエッチングによる溝底部平坦面上の酸化膜50を
除去する工程（第７図（ｇ））を省略することもでき
る。
１とを溝底にて接続しているが、必ずしも接続する必要
はなく、溝底部近傍のp+領域40形成後に行っている反応
性イオンエッチングによる溝底部平坦面上の酸化膜50を
除去する工程（第７図（ｇ））を省略することもでき
る。
さらにその他、溝底部近傍のp+領域40の形成について
は、半導体記憶装置の製造方法の第１の実施例で述べた
チャネルカット用高濃度領域形成の場合と全く同様にイ
オン注入法に限定する必要はない。また、シリコン基板
としてp+層上にｐ層を積層したエピタキシャルウェハを
用い、かつ、溝底が下層のp+層に達するように溝を形成
する方法ももちろん適用可能である。さらに、p+領域40
を省略することも可能であり、この場合、p+領域40形成
用イオン注入工程（第７図（ｇ））を省略すれがよい。
は、半導体記憶装置の製造方法の第１の実施例で述べた
チャネルカット用高濃度領域形成の場合と全く同様にイ
オン注入法に限定する必要はない。また、シリコン基板
としてp+層上にｐ層を積層したエピタキシャルウェハを
用い、かつ、溝底が下層のp+層に達するように溝を形成
する方法ももちろん適用可能である。さらに、p+領域40
を省略することも可能であり、この場合、p+領域40形成
用イオン注入工程（第７図（ｇ））を省略すれがよい。
上述した各製造方法は、それぞれ本発明の一実施例であ
り、本発明はこれに限定されるものではない。例えば、
セルプレートやトランスファトランジスタのゲート電極
兼ワード線の材料として、CVD法等により形成でき表面
酸化可能なものとして他結晶シリコンを用いたが、これ
に限定されるものではなく、例えば、モリブデン，タン
グステン等の金属やこれらのシリサイド等を用いてもよ
い。またビット線についても同様にアルミニウムに限定
されず、他の金属やシリサイド等を用いることができ
る。また、絶縁膜等として用いられている各種酸化膜も
これに限定されるものではなく、例えば、PSGやBPSGあ
るいはシリコン窒化膜等の他の絶縁膜でもよく、またそ
の形成方法も限定されるものではない。その他、各実施
例は、基板１としてｐ形シリコン基板を用いているが、
反対極性の基板を用いた場合には、各領域の極性もそれ
に応じて逆になることは言うまでもない。
り、本発明はこれに限定されるものではない。例えば、
セルプレートやトランスファトランジスタのゲート電極
兼ワード線の材料として、CVD法等により形成でき表面
酸化可能なものとして他結晶シリコンを用いたが、これ
に限定されるものではなく、例えば、モリブデン，タン
グステン等の金属やこれらのシリサイド等を用いてもよ
い。またビット線についても同様にアルミニウムに限定
されず、他の金属やシリサイド等を用いることができ
る。また、絶縁膜等として用いられている各種酸化膜も
これに限定されるものではなく、例えば、PSGやBPSGあ
るいはシリコン窒化膜等の他の絶縁膜でもよく、またそ
の形成方法も限定されるものではない。その他、各実施
例は、基板１としてｐ形シリコン基板を用いているが、
反対極性の基板を用いた場合には、各領域の極性もそれ
に応じて逆になることは言うまでもない。
以上説明したように本発明は、半導体の基板主表面に形
成された格子状の溝と、この溝の側面の第１の絶縁膜を
介して前記溝の途中の深さまで形成された第１の導電体
層と、この格子状に形成された第１の導電体層の所定の
領域上に第２の絶縁膜を介して形成された第２の導電体
層と、所定領域以外に形成された絶縁膜とを設けること
により、トランスファトランジスタ領域を限定すること
ができ、トランスファトランジスタのゲート電極と基板
間の容量すなわちワード線負荷容量を低減でき、高速
化，省電力化を図ることができる効果がある。
成された格子状の溝と、この溝の側面の第１の絶縁膜を
介して前記溝の途中の深さまで形成された第１の導電体
層と、この格子状に形成された第１の導電体層の所定の
領域上に第２の絶縁膜を介して形成された第２の導電体
層と、所定領域以外に形成された絶縁膜とを設けること
により、トランスファトランジスタ領域を限定すること
ができ、トランスファトランジスタのゲート電極と基板
間の容量すなわちワード線負荷容量を低減でき、高速
化，省電力化を図ることができる効果がある。
また製造方法において、半導体基板主表面に格子状の溝
を形成する工程と、溝内の少なくとも側面上に第１の絶
縁膜を形成する工程と、溝内の所定の深さまで第１の導
電体を形成する工程と、この第１の導電体の上部に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜上のトラ
ンジスタを形成する一部領域以外に第３の絶縁膜を形成
する工程と、第２の絶縁膜上にその一部領域には第２の
導電体を形成する工程とを有することにより、キャパシ
タがセルフアライン的に形成でき、溝との合わせ余裕を
必要としないと共に、トランスファトランジスタ領域形
成のための合わせ余裕をビット線コンタクト形成用の合
わせ余裕内に含めることができるため、メモリセルの高
密度化が可能となる効果がある。
を形成する工程と、溝内の少なくとも側面上に第１の絶
縁膜を形成する工程と、溝内の所定の深さまで第１の導
電体を形成する工程と、この第１の導電体の上部に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜上のトラ
ンジスタを形成する一部領域以外に第３の絶縁膜を形成
する工程と、第２の絶縁膜上にその一部領域には第２の
導電体を形成する工程とを有することにより、キャパシ
タがセルフアライン的に形成でき、溝との合わせ余裕を
必要としないと共に、トランスファトランジスタ領域形
成のための合わせ余裕をビット線コンタクト形成用の合
わせ余裕内に含めることができるため、メモリセルの高
密度化が可能となる効果がある。
第１図は本発明に係わる半導体記憶装置の第１の実施例
を示す断面図、第２図はその平面図、第３図は第１の実
施例の変形例を示す断面図、第４図は第２の実施例を示
す断面図、第５図はその変形例を示す断面図、第６図は
第１図の半導体記憶装置の製造方法の一実施例を示す断
面図、第７図は第２図の半導体記憶装置の製造方法の一
実施例を示す断面図、第８図はその変形例を示す断面
図、第９図は従来の半導体記憶装置の例を示す断面図、
第10図はその平面図である。 １……基板、２……トランスファトランジスタ、３……
キャパシタ、４……分離領域、5,60……セルプレート、
６……ゲート電極兼ワード線、７……n+領域、9,80……
ｎ形領域、10……分離用酸化膜、11,40……p+領域、12
……ビット線、13……領域、21,22,23,24,25,26,27,50,
70……絶縁膜、30……シリコン基板、31……p+層、32…
…ｐ層。
を示す断面図、第２図はその平面図、第３図は第１の実
施例の変形例を示す断面図、第４図は第２の実施例を示
す断面図、第５図はその変形例を示す断面図、第６図は
第１図の半導体記憶装置の製造方法の一実施例を示す断
面図、第７図は第２図の半導体記憶装置の製造方法の一
実施例を示す断面図、第８図はその変形例を示す断面
図、第９図は従来の半導体記憶装置の例を示す断面図、
第10図はその平面図である。 １……基板、２……トランスファトランジスタ、３……
キャパシタ、４……分離領域、5,60……セルプレート、
６……ゲート電極兼ワード線、７……n+領域、9,80……
ｎ形領域、10……分離用酸化膜、11,40……p+領域、12
……ビット線、13……領域、21,22,23,24,25,26,27,50,
70……絶縁膜、30……シリコン基板、31……p+層、32…
…ｐ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峯岸 一茂 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (72)発明者 森江 隆 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭61−174670（ＪＰ，Ａ) 特開 昭61−179571（ＪＰ，Ａ) 特開 昭61−198772（ＪＰ，Ａ)
Claims (2)
- 【請求項１】単一のトランジスタと単一のキャパシタと
から成る半導体記憶装置において、半導体の基板主表面
に形成された格子状の溝と、この溝の側面の第１の絶縁
膜を介して前記溝の途中の深さまで形成された第１の導
電体層と、この格子状に形成された第１の導電体層の所
定の領域上に第２の絶縁膜を介して形成された第２の導
電体層と、前記所定領域以外に形成された第３の絶縁膜
とを備え、溝により仕切られた島状のセルの側面の前記
第１の導電体層の形成された領域にはキャパシタが形成
され，前記第２の導電体層の形成された領域の溝側面に
はトランジスタが形成されたことを特徴とする半導体記
憶装置。 - 【請求項２】単一のトランジスタと単一のキャパシタと
から成る半導体装置の製造方法において、半導体基板主
表面に格子状の溝を形成する工程と、この溝内の少なく
とも側面上に第１の絶縁膜を形成する工程と、前記溝に
より仕切られた島状のセルの側面の溝内の途中の深さま
でのキャパシタ構成する第１の導電体を溝内の途中の深
さまで形成する工程と、この格子状に形成された第１の
導電体の上部に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜上のトランジスタを形成する一部領域以外に
第３の絶縁膜を形成する工程と、前記第２の絶縁膜上の
前記一部領域には第２の導電体を形成する工程とを備え
たことを特徴とする半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110128A JPH0793367B2 (ja) | 1985-05-24 | 1985-05-24 | 半導体記憶装置およびその製造方法 |
| US06/753,283 US4672410A (en) | 1984-07-12 | 1985-07-09 | Semiconductor memory device with trench surrounding each memory cell |
| DE19853525418 DE3525418A1 (de) | 1984-07-12 | 1985-07-12 | Halbleiterspeichereinrichtung und verfahren zu ihrer herstellung |
| KR1019850004990A KR900000207B1 (ko) | 1984-07-12 | 1985-07-12 | 반도체 기억장치와 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110128A JPH0793367B2 (ja) | 1985-05-24 | 1985-05-24 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269363A JPS61269363A (ja) | 1986-11-28 |
| JPH0793367B2 true JPH0793367B2 (ja) | 1995-10-09 |
Family
ID=14527735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110128A Expired - Lifetime JPH0793367B2 (ja) | 1984-07-12 | 1985-05-24 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793367B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680805B2 (ja) * | 1985-05-29 | 1994-10-12 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
| JPH0682799B2 (ja) * | 1985-06-25 | 1994-10-19 | 沖電気工業株式会社 | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478990A (en) * | 1977-12-07 | 1979-06-23 | Cho Lsi Gijutsu Kenkyu Kumiai | Compound dynamic memory cell |
| US4326332A (en) * | 1980-07-28 | 1982-04-27 | International Business Machines Corp. | Method of making a high density V-MOS memory array |
| JPS61179571A (ja) * | 1984-09-27 | 1986-08-12 | テキサス インスツルメンツ インコ−ポレイテツド | メモリセルおよびそのアレイ |
| EP0180026B1 (en) * | 1984-10-31 | 1992-01-08 | Texas Instruments Incorporated | Dram cell and method |
| JPS61198772A (ja) * | 1984-12-07 | 1986-09-03 | テキサス インスツルメンツ インコ−ポレイテツド | メモリセル・アレイ |
-
1985
- 1985-05-24 JP JP60110128A patent/JPH0793367B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61269363A (ja) | 1986-11-28 |
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