JPH03237686A - メモリ集積回路のデータ制御回路 - Google Patents
メモリ集積回路のデータ制御回路Info
- Publication number
- JPH03237686A JPH03237686A JP2034146A JP3414690A JPH03237686A JP H03237686 A JPH03237686 A JP H03237686A JP 2034146 A JP2034146 A JP 2034146A JP 3414690 A JP3414690 A JP 3414690A JP H03237686 A JPH03237686 A JP H03237686A
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- JP
- Japan
- Prior art keywords
- data
- write
- memory integrated
- read
- integrated circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ集積回路のデータ制御回路に関し、特に
読み出し、書込みデータ制御回路に関する。
読み出し、書込みデータ制御回路に関する。
従来この種のメモリ集積回路は、製造プロセスの進歩に
伴い大規模化されてきた。その結果、アドレス信号の増
力又はデータ信号の増加し、集積回路を収容するケース
の端子数が増加する傾向にある。
伴い大規模化されてきた。その結果、アドレス信号の増
力又はデータ信号の増加し、集積回路を収容するケース
の端子数が増加する傾向にある。
上述した従来のメモリ集積回路は集積度の向上に伴いケ
ースのピンが増加し、それを実装する基板の面積を増加
させたり、必要な記憶容量の深さ（ワード数）やデータ
の幅（ビット数〉に最適なメモリ集積回路がないために
不必要な記憶容量を途分に装置実装しなくてはならず、
実装面積の増加並びに価格の上昇をまねいていた。
ースのピンが増加し、それを実装する基板の面積を増加
させたり、必要な記憶容量の深さ（ワード数）やデータ
の幅（ビット数〉に最適なメモリ集積回路がないために
不必要な記憶容量を途分に装置実装しなくてはならず、
実装面積の増加並びに価格の上昇をまねいていた。
本発明のメモリ集積回路のデータ制御回路は、データ制
御に選択信号により連続して入力される書込みデータを
別々のレジスタに入力するためのレジスタと、読み出し
データを選択信号により選択出力する選択回路とを有し
ている。
御に選択信号により連続して入力される書込みデータを
別々のレジスタに入力するためのレジスタと、読み出し
データを選択信号により選択出力する選択回路とを有し
ている。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例を示すブロック図である。第１
図において、メモリ集積回路１は記憶領域２と、この記
憶領域２に接続されるアドレスデコーダ３、書込み制御
回路４および読み出し制御回路５と、書込み制御回路４
に接続される書込みレジスタ６．７と、読み出し制御回
路５に接続される選択回路８と、選択回路８に接続され
ているデータ制御回路９とにより構成されている。
図において、メモリ集積回路１は記憶領域２と、この記
憶領域２に接続されるアドレスデコーダ３、書込み制御
回路４および読み出し制御回路５と、書込み制御回路４
に接続される書込みレジスタ６．７と、読み出し制御回
路５に接続される選択回路８と、選択回路８に接続され
ているデータ制御回路９とにより構成されている。
記憶領域２はアドレス信号１０をアドレスデコーダ３に
よりデコードされたワード信号２０により書込む又は読
み出す領域が指定される。書込み動作の場合は書込み制
御信号１２が低レベルの時、データ１１が書込みデータ
２１として書込みレジスタ６．７に入力され、選択信号
１３が高レベルの時、第１回目のデータ１１が書込みデ
ータ２１となり書込みレジスタ６に保持され、選択信号
１３が低レベルの時、第２回目のデータ１１が書込みレ
ジスタ７に保持され、アドレス１０により選択された記
憶領域に書込まれる。一方読み出しの場合は書込み信号
１２が低レベルの時であり、記憶領域から読み出される
第１回目の読み出しデータは２２に出力され、第２回目
の読み出しデータ２３が同時に出力される。選択信号１
３が子レベルの場合は２２が選択され２４に出力され、
書込み制御信号が高レベルの場合２４がデータ１１に出
力される。選択信号１３か低レベルの場合２３が選択さ
れ２４に出力し、データ１１に出力され。
よりデコードされたワード信号２０により書込む又は読
み出す領域が指定される。書込み動作の場合は書込み制
御信号１２が低レベルの時、データ１１が書込みデータ
２１として書込みレジスタ６．７に入力され、選択信号
１３が高レベルの時、第１回目のデータ１１が書込みデ
ータ２１となり書込みレジスタ６に保持され、選択信号
１３が低レベルの時、第２回目のデータ１１が書込みレ
ジスタ７に保持され、アドレス１０により選択された記
憶領域に書込まれる。一方読み出しの場合は書込み信号
１２が低レベルの時であり、記憶領域から読み出される
第１回目の読み出しデータは２２に出力され、第２回目
の読み出しデータ２３が同時に出力される。選択信号１
３が子レベルの場合は２２が選択され２４に出力され、
書込み制御信号が高レベルの場合２４がデータ１１に出
力される。選択信号１３か低レベルの場合２３が選択さ
れ２４に出力し、データ１１に出力され。
以上説明したように本発明はデータ出力を数回に分けて
行なうことにより、メモリ集積回路の入出力端子数を減
らし、ＬＳＩケースを小さなピン数のものに収納するこ
とができることにより、基板の実装面積を低減すると伴
に、入出力データのビット数を増加させ、ワード数の少
ないデータービット幅の広いメモリ集積回路を提供でき
る効果がある。
行なうことにより、メモリ集積回路の入出力端子数を減
らし、ＬＳＩケースを小さなピン数のものに収納するこ
とができることにより、基板の実装面積を低減すると伴
に、入出力データのビット数を増加させ、ワード数の少
ないデータービット幅の広いメモリ集積回路を提供でき
る効果がある。
例えば１Ｍワードｘｓｂ ｉ ｔで出力端子８本である
場合に本発明の一実施例では１Ｍワード×８ｂｉｔで選
択信号１本と出力端子４本であるので、計５本で制御す
ることができる。
場合に本発明の一実施例では１Ｍワード×８ｂｉｔで選
択信号１本と出力端子４本であるので、計５本で制御す
ることができる。
第１図は本発明の一実施例を示すブロック図である。
１・・・メモリ集積回路、２・・・記憶領域、３・・・
アドレスデコーダ、４・・・書込み制御回路、５・・・
読み出し制御回路、６，７・・・レジスタ、８・・・選
択回路、９・・・データ制御回路。
アドレスデコーダ、４・・・書込み制御回路、５・・・
読み出し制御回路、６，７・・・レジスタ、８・・・選
択回路、９・・・データ制御回路。
Claims (1)
- 書き換え可能な記憶部を有するメモリ集積回路におい
て、連続して入力される書込みデータを別々のレジスタ
に格納するデータレジスタと、記憶部から読み出される
読み出しデータを選択信号により選択出力する読み出し
データ選択回路とを含むことを特徴とする、メモリ集積
回路用のデータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034146A JPH03237686A (ja) | 1990-02-14 | 1990-02-14 | メモリ集積回路のデータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034146A JPH03237686A (ja) | 1990-02-14 | 1990-02-14 | メモリ集積回路のデータ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237686A true JPH03237686A (ja) | 1991-10-23 |
Family
ID=12406064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034146A Pending JPH03237686A (ja) | 1990-02-14 | 1990-02-14 | メモリ集積回路のデータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237686A (ja) |
-
1990
- 1990-02-14 JP JP2034146A patent/JPH03237686A/ja active Pending
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