JPH03237689A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH03237689A JPH03237689A JP2032811A JP3281190A JPH03237689A JP H03237689 A JPH03237689 A JP H03237689A JP 2032811 A JP2032811 A JP 2032811A JP 3281190 A JP3281190 A JP 3281190A JP H03237689 A JPH03237689 A JP H03237689A
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- test
- ground line
- transistor
- ground
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置、特にランダム・アクセス・
メモリに関するものである。
メモリに関するものである。
（従来の技術）
第３図は従来のメモリ装置を示す図である。同図におい
て（１）は電源端子、（２ａ）および（２ｂ）はＭＯＳ
トランジスタ、抵抗などで構成する負荷素子、（３ａ）
Ｓ１５よび（３ｂ）は相補的な関係にある一対のビット
線、（４ａ）および（４ｂ）はメモリセルのストアノー
ド、（５ａ）および（５ｂ）はアクセストランジスタ、
（６ａ）および（６ｂ）はインバータトランジスタ、（
７）はＮ＋拡散層などで構成されるグランド線、〈８ａ
〉および（８ｂ〉はアルミなどで構成され、数個のメモ
リセルごとに存在し、前記グランド線（７）と接続され
ているビット線方向グランド線、（９）は選択時に同一
行上にあるメモリセルを活性化するワード線、（１０ａ
）および（１０ｂ）は前記ビット線（３ａ）および（３
ｂ）にそれぞれ接続するビット線負荷、（ｌｌａ）およ
び（ｌｌｂ）はインバータトランジスタ（６ａ）および
（６ｂ）のソースがグランド線（７）と接続するグラン
ド接点、（１２）はワード線と平行に複数個存在するメ
モリセルである。
て（１）は電源端子、（２ａ）および（２ｂ）はＭＯＳ
トランジスタ、抵抗などで構成する負荷素子、（３ａ）
Ｓ１５よび（３ｂ）は相補的な関係にある一対のビット
線、（４ａ）および（４ｂ）はメモリセルのストアノー
ド、（５ａ）および（５ｂ）はアクセストランジスタ、
（６ａ）および（６ｂ）はインバータトランジスタ、（
７）はＮ＋拡散層などで構成されるグランド線、〈８ａ
〉および（８ｂ〉はアルミなどで構成され、数個のメモ
リセルごとに存在し、前記グランド線（７）と接続され
ているビット線方向グランド線、（９）は選択時に同一
行上にあるメモリセルを活性化するワード線、（１０ａ
）および（１０ｂ）は前記ビット線（３ａ）および（３
ｂ）にそれぞれ接続するビット線負荷、（ｌｌａ）およ
び（ｌｌｂ）はインバータトランジスタ（６ａ）および
（６ｂ）のソースがグランド線（７）と接続するグラン
ド接点、（１２）はワード線と平行に複数個存在するメ
モリセルである。
第４図は、従来のメモリ装置の第３図におけるグランド
線（７）の電位を示したグラフであり、■はグランド線
の電位、ｅはグランド線（７）とビット線（８ａ）の交
点、ｆはグランド線（７）とビット線（８ｂ）の交点、
Ｘはグランド線（７）とビット線（８ａ）の交点を原点
としたときのグランド線（７）上の位置、ｇはグランド
線電位カーブである。
線（７）の電位を示したグラフであり、■はグランド線
の電位、ｅはグランド線（７）とビット線（８ａ）の交
点、ｆはグランド線（７）とビット線（８ｂ）の交点、
Ｘはグランド線（７）とビット線（８ａ）の交点を原点
としたときのグランド線（７）上の位置、ｇはグランド
線電位カーブである。
次に従来のメモリ装置の作用、動作について詳細に説明
する。−例として、ストアノード（４ａ）および（４ｂ
）がそれぞれ“ＨＩ ＧＨ”レベルおよび“ＬＯＷ”レ
ベルに書き込まれている場合について説明する。まず、
読み出しの場合には読み出そうとするメモリセル（１２
）に接続しているワード線（９）を選択、活性化して“
ＨＩＧＨ″レベルにする。ワード線（９）を活性化させ
ると“ＬＯＷ”レベルをストアしているアクセストラン
ジスタ（４ｂ）が導通する。このため、電源端子（１）
からビット線負荷（１０ｂ）、ビットＭ（３ｂ）、アク
セストランジスタ（５ｂ） インバータトランジスタ（
６ｂ〉の経路を電流か流れ、読み出すことができる。前
記インバータトランジスタ（６ｂ）から流れる電流は、
グランド線（７）を流れ、このグランド線（７）に接続
されているビット線方向グランド線（８ａ）および（８
ｂ）を流れて、最終的にメモリ装置外に流れてゆく。
する。−例として、ストアノード（４ａ）および（４ｂ
）がそれぞれ“ＨＩ ＧＨ”レベルおよび“ＬＯＷ”レ
ベルに書き込まれている場合について説明する。まず、
読み出しの場合には読み出そうとするメモリセル（１２
）に接続しているワード線（９）を選択、活性化して“
ＨＩＧＨ″レベルにする。ワード線（９）を活性化させ
ると“ＬＯＷ”レベルをストアしているアクセストラン
ジスタ（４ｂ）が導通する。このため、電源端子（１）
からビット線負荷（１０ｂ）、ビットＭ（３ｂ）、アク
セストランジスタ（５ｂ） インバータトランジスタ（
６ｂ〉の経路を電流か流れ、読み出すことができる。前
記インバータトランジスタ（６ｂ）から流れる電流は、
グランド線（７）を流れ、このグランド線（７）に接続
されているビット線方向グランド線（８ａ）および（８
ｂ）を流れて、最終的にメモリ装置外に流れてゆく。
この構成による半導体メモリ装置は、グランド線（７）
がアルミに比べて抵抗値の高いＮ＋拡散層であるため、
メモリセル（１２）からグランド線（７）に電流が流れ
ると電圧降下による電位差がグランド線（７）に発生し
、第４図に示すようにグランド線（７）の中心部が最も
高く、またビット線方向のグランド線（８ａ）、（８ｂ
）との接続部が最も低くなる。このためメモリセルのイ
ンバータトランジスタ（６ａ）および（６ｂ）のグラン
ド線（７）との接点に電位差が生じ、グランド接点（１
１ａ）よりもグランド接点（ｆｌｂ）の電位が高くなり
、インバータトランジスタ（６ａ）のドレイン・ソース
間電圧である（４ａ〉と（１１ａ）の電位差よりもイン
バータトランジスタ（６ｂ）のドレイン・ソース間電圧
である（４ｂ）と（ｌｌｂ）の電位差が小さくなるので
、インバータトランジスタ（６ａ）の電流駆動能力より
もインバータトランジスタ（６ｂ）の電流駆動能力が劣
るようになる。ストアノード（４ａ）および（４ｂ）が
それぞれ“ＨＩＧＨ”レベルおよび“ＬＯＷ”レベルに
書き込まれている場合、インバータトランジスタ（６ｂ
）の電流駆動能力はインバータトランジスタ（６ａ）の
電流駆動能力よりも劣るようになるため、ストアノード
（４ｂ）の電位は通常の“ＬＯＷ”レベルよりも上昇す
る。ストアノード（４ｂ）はインバータトランジスタ（
６ａ）のゲートに接続されているので、ストアノード（
４ｂ）の電位が通常の“ＬＯＷ”レベルよりも上昇する
とインバータトランジスタ（６ａ）は徐々に導通し始め
、ストアノード（４ａ）の電位は通常の“ＨＩＧＨ”レ
ベルよりも下降する。ストアノード（４ａ）はインバー
タトランジスタ（６ｂ）のゲートに接続されているので
、ストアノード（４ａ）の電位が通常の“ＨＩＧＨ”レ
ベルよりも低くなると、インバータトランジスタ（６ｂ
）は徐々に非導通になりストアノード（４ｂ）の電位は
さらに上昇する。このようにして、グランド線（７）に
第４図のように電位差が生しると、ストアノード（４ａ
）および（４ｂ）にそれぞれ“ＨＩＧＨ”レベルおよび
“ＬＯＷ”レベルが書き込まれている場合、ストアノー
ド（４ａ）および（４ｂ）の電位はそれぞれ下降、上昇
をして、あるメモリセルはインバータトランジスタ（６
ａ）および（６ｂ）が非導通・導通していたものが導通
・非導通となり、ストアノード（４ａ）および（４ｂ）
の電位はそれぞれ“ＬＯＷ”レベル、“ＨＩＧＨ”レベ
ルと移行し、初期に書き込んだデータと逆のデータに変
化してデータの破壊が発生するものである。
がアルミに比べて抵抗値の高いＮ＋拡散層であるため、
メモリセル（１２）からグランド線（７）に電流が流れ
ると電圧降下による電位差がグランド線（７）に発生し
、第４図に示すようにグランド線（７）の中心部が最も
高く、またビット線方向のグランド線（８ａ）、（８ｂ
）との接続部が最も低くなる。このためメモリセルのイ
ンバータトランジスタ（６ａ）および（６ｂ）のグラン
ド線（７）との接点に電位差が生じ、グランド接点（１
１ａ）よりもグランド接点（ｆｌｂ）の電位が高くなり
、インバータトランジスタ（６ａ）のドレイン・ソース
間電圧である（４ａ〉と（１１ａ）の電位差よりもイン
バータトランジスタ（６ｂ）のドレイン・ソース間電圧
である（４ｂ）と（ｌｌｂ）の電位差が小さくなるので
、インバータトランジスタ（６ａ）の電流駆動能力より
もインバータトランジスタ（６ｂ）の電流駆動能力が劣
るようになる。ストアノード（４ａ）および（４ｂ）が
それぞれ“ＨＩＧＨ”レベルおよび“ＬＯＷ”レベルに
書き込まれている場合、インバータトランジスタ（６ｂ
）の電流駆動能力はインバータトランジスタ（６ａ）の
電流駆動能力よりも劣るようになるため、ストアノード
（４ｂ）の電位は通常の“ＬＯＷ”レベルよりも上昇す
る。ストアノード（４ｂ）はインバータトランジスタ（
６ａ）のゲートに接続されているので、ストアノード（
４ｂ）の電位が通常の“ＬＯＷ”レベルよりも上昇する
とインバータトランジスタ（６ａ）は徐々に導通し始め
、ストアノード（４ａ）の電位は通常の“ＨＩＧＨ”レ
ベルよりも下降する。ストアノード（４ａ）はインバー
タトランジスタ（６ｂ）のゲートに接続されているので
、ストアノード（４ａ）の電位が通常の“ＨＩＧＨ”レ
ベルよりも低くなると、インバータトランジスタ（６ｂ
）は徐々に非導通になりストアノード（４ｂ）の電位は
さらに上昇する。このようにして、グランド線（７）に
第４図のように電位差が生しると、ストアノード（４ａ
）および（４ｂ）にそれぞれ“ＨＩＧＨ”レベルおよび
“ＬＯＷ”レベルが書き込まれている場合、ストアノー
ド（４ａ）および（４ｂ）の電位はそれぞれ下降、上昇
をして、あるメモリセルはインバータトランジスタ（６
ａ）および（６ｂ）が非導通・導通していたものが導通
・非導通となり、ストアノード（４ａ）および（４ｂ）
の電位はそれぞれ“ＬＯＷ”レベル、“ＨＩＧＨ”レベ
ルと移行し、初期に書き込んだデータと逆のデータに変
化してデータの破壊が発生するものである。
このようなデータの破壊をおこすメモリセル（１２）を
テストにより不良にさせるには、複数回の読み出しテス
トを行い不良を発生させるものである。
テストにより不良にさせるには、複数回の読み出しテス
トを行い不良を発生させるものである。
従来の半導体メモリ装置は以上のように構成されていた
ので、グランド線の電位の浮き上がりに起因してデータ
が破壊されるメモリセルをテストにより選別するときに
は、複数回の読み出しをメモリセルに対して行わなくて
はならず、テスト時間が増大する問題点があった。
ので、グランド線の電位の浮き上がりに起因してデータ
が破壊されるメモリセルをテストにより選別するときに
は、複数回の読み出しをメモリセルに対して行わなくて
はならず、テスト時間が増大する問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、グランド線の電位の浮き上がりに起因してデ
ータが破壊されるメモリセルをテストにより選別すると
きでも、テスト時間の増大しない半導体メモリ装置を得
ることを目的とする。
たもので、グランド線の電位の浮き上がりに起因してデ
ータが破壊されるメモリセルをテストにより選別すると
きでも、テスト時間の増大しない半導体メモリ装置を得
ることを目的とする。
この発明に係る半導体メモリ装置は、テスト時に導通す
るテスト用トランジスタを備えており、このトランジス
タからメモリセルのグランドに電流を流すようにしたも
のである。
るテスト用トランジスタを備えており、このトランジス
タからメモリセルのグランドに電流を流すようにしたも
のである。
（作用）
この発明における半導体メモリ装置は、テスト時に前記
テスト用トランジスタからメモリセルのグランド線に電
流を流すことによりグランド線上の電位差が大きくなり
、メモリセルのデータの破壊が発生しやすくされ、少な
い読み出し回数のテストでデータのｆＩＩ！壊が発生す
る。
テスト用トランジスタからメモリセルのグランド線に電
流を流すことによりグランド線上の電位差が大きくなり
、メモリセルのデータの破壊が発生しやすくされ、少な
い読み出し回数のテストでデータのｆＩＩ！壊が発生す
る。
以下、この発明の一実施例を図に従って説明する。第１
図は、この発明の一実施例による半導体メモリ装置の図
を示すものである。
図は、この発明の一実施例による半導体メモリ装置の図
を示すものである。
第１図において、テスト用トランジスタ（１３）はＮチ
ャネルトランジス・りであり、ドレインが電源端子（１
）に、ソースがグランド線（７）に接続されている。テ
スト時信号発生回路部（１４）はテスト時に’ＨＩＧＨ
”レベルの信号を、チースト時でない場合は“ＬＯＷ”
レベルの信号をテスト信号線（１５）に伝達し、このテ
スト信号ａ（１５）はテスト用トランジスタ（１３）の
ゲートに接続されている。
ャネルトランジス・りであり、ドレインが電源端子（１
）に、ソースがグランド線（７）に接続されている。テ
スト時信号発生回路部（１４）はテスト時に’ＨＩＧＨ
”レベルの信号を、チースト時でない場合は“ＬＯＷ”
レベルの信号をテスト信号線（１５）に伝達し、このテ
スト信号ａ（１５）はテスト用トランジスタ（１３）の
ゲートに接続されている。
その他の構成は第３図と同様であるので、説明は省略す
る。
る。
第２図は前記テスト用トランジスタ（１３）からのグラ
ンド線（７）へ電流が流れている状態でのグランド線（
７）の電位を示したグラフであり、ｈはテスト時グラン
ド線電位カーブであり、その他の構成は第４図と同様で
あるので説明は省略する。
ンド線（７）へ電流が流れている状態でのグランド線（
７）の電位を示したグラフであり、ｈはテスト時グラン
ド線電位カーブであり、その他の構成は第４図と同様で
あるので説明は省略する。
次に第１図を用いて、このときの動作を詳細に説明する
。テスト時にテスト時信号発生回路部（１４）は“ＨＩ
ＧＨ”レベルの信号を発生し、テスト信号線（１５）は
この信号をテスト用トランジスタ（１３）のゲートに伝
達するのでテスト用トランジスタ（１３）は導通して電
流をグランド線（７）に流す。このとき、グランド線（
７）の電位は、グランド線（７）の抵抗成分により、第
２図に示すように通常の電位より上昇する。このため、
インバータトランジスタ（６ａ）および（６ｂ）のおの
おののグランド接点（１１ａ）および（ｉｔｂ）の電位
差が増大し、グランド接点（ｌｌａ）の電位よりグラン
ド接点（ｉｉｂ）の電位がより高くなるためインバータ
トランジスタ（６ｂ）の電流駆動能力はテスト用トラン
ジスタ（１３〉から電流をグランド線（７）に流さない
状態よりも劣るようになる。ストアノード（４ａ）およ
び（４ｂ）におのおの“ＨＩＧＨ″レベルと“ＬＯＷ”
レベルが書き込まれているとき、ストアノード（４ｂ）
の電位はテスト用トランジスタ（１３）が非導通のとき
よりも上昇しやすく、このためインバータトランジスタ
（６ａ）は導通しやすくなりストアノード（４ａ）の電
位は下降しやすくなる。よってメモリセル（１２）のデ
ータの破壊がグランド線（７）に電流を流さないときよ
り発生しやすく、少ないテスト回数で不良を発生させる
ことができる。
。テスト時にテスト時信号発生回路部（１４）は“ＨＩ
ＧＨ”レベルの信号を発生し、テスト信号線（１５）は
この信号をテスト用トランジスタ（１３）のゲートに伝
達するのでテスト用トランジスタ（１３）は導通して電
流をグランド線（７）に流す。このとき、グランド線（
７）の電位は、グランド線（７）の抵抗成分により、第
２図に示すように通常の電位より上昇する。このため、
インバータトランジスタ（６ａ）および（６ｂ）のおの
おののグランド接点（１１ａ）および（ｉｔｂ）の電位
差が増大し、グランド接点（ｌｌａ）の電位よりグラン
ド接点（ｉｉｂ）の電位がより高くなるためインバータ
トランジスタ（６ｂ）の電流駆動能力はテスト用トラン
ジスタ（１３〉から電流をグランド線（７）に流さない
状態よりも劣るようになる。ストアノード（４ａ）およ
び（４ｂ）におのおの“ＨＩＧＨ″レベルと“ＬＯＷ”
レベルが書き込まれているとき、ストアノード（４ｂ）
の電位はテスト用トランジスタ（１３）が非導通のとき
よりも上昇しやすく、このためインバータトランジスタ
（６ａ）は導通しやすくなりストアノード（４ａ）の電
位は下降しやすくなる。よってメモリセル（１２）のデ
ータの破壊がグランド線（７）に電流を流さないときよ
り発生しやすく、少ないテスト回数で不良を発生させる
ことができる。
このとき、テスト用トランジスタ（１３）をＰチャネル
トランジスタにして、テスト時信号発生回路部（１４〉
はテスト時に“ＬＯＷ”レベルの信号を、テストでない
時に“ＨＩＧＨ”レベルの信号をテスト信号線に伝達し
ても同様の効果が得られる。
トランジスタにして、テスト時信号発生回路部（１４〉
はテスト時に“ＬＯＷ”レベルの信号を、テストでない
時に“ＨＩＧＨ”レベルの信号をテスト信号線に伝達し
ても同様の効果が得られる。
以上のように、この発明によればトランジスタをメモリ
セルのグランドに接続させ、テスト時にこのトランジス
タを導通させて、グランドに電流を流してグランドの電
位を上昇させるような構成にしたので、メモリセルのデ
ータ破壊が発生しやすくなり、短いテスト時間で不良を
発生させることができる。
セルのグランドに接続させ、テスト時にこのトランジス
タを導通させて、グランドに電流を流してグランドの電
位を上昇させるような構成にしたので、メモリセルのデ
ータ破壊が発生しやすくなり、短いテスト時間で不良を
発生させることができる。
第１図はこの発明の一実施例をによる半導体メモリ装置
の回路図、第２図はこの発明の一実施例によるときのグ
ランド線の電位のグラフ、第３図は従来の半導体メモリ
装置の回路図、第４図は従来の発明のときのグランド線
の電位を示すグラフである。 図において、（１）は電源端子、（２ａ）および（２ｂ
）は負荷素子、（３ａ）および（３ｂ）はビット線、（
４ａ）および（４ｂ）はストアノート、（５ａ）および
（５ｂ）はアクセストランジスタ、（６ａ）および（６
ｂ）はインバータトランジスタ、（７）はグランド線、
（８ａ）および（８ｂ）はビット線方向グランド線、（
９）はワード線、（１０ａ）および（１０ｂ）はビット
線負荷、（ｌｌａ）および（ｌｌｂ）はグランド接点、
（１２）はメモリセル、（１３）はテスト用トランジス
タ、（１４）はテスト時信号発生回路部、（１５）はテ
スト信号線、■はグランド線の電位、ｅはグランド線（
７）とビット線（８ａ）の交点、ｆはグランド線（７）
とビット線（８ｂ）の交点、ｇはグランド線電位カーブ
、ｈはテスト時グランド線電位カーブ、Ｘはグランド線
（７）とビット線（８ａ）の交点を原点としたときのグ
ランド線（７）上の位置である。 なお、各図中、同一符号は同一、又は相当部分を示す。
の回路図、第２図はこの発明の一実施例によるときのグ
ランド線の電位のグラフ、第３図は従来の半導体メモリ
装置の回路図、第４図は従来の発明のときのグランド線
の電位を示すグラフである。 図において、（１）は電源端子、（２ａ）および（２ｂ
）は負荷素子、（３ａ）および（３ｂ）はビット線、（
４ａ）および（４ｂ）はストアノート、（５ａ）および
（５ｂ）はアクセストランジスタ、（６ａ）および（６
ｂ）はインバータトランジスタ、（７）はグランド線、
（８ａ）および（８ｂ）はビット線方向グランド線、（
９）はワード線、（１０ａ）および（１０ｂ）はビット
線負荷、（ｌｌａ）および（ｌｌｂ）はグランド接点、
（１２）はメモリセル、（１３）はテスト用トランジス
タ、（１４）はテスト時信号発生回路部、（１５）はテ
スト信号線、■はグランド線の電位、ｅはグランド線（
７）とビット線（８ａ）の交点、ｆはグランド線（７）
とビット線（８ｂ）の交点、ｇはグランド線電位カーブ
、ｈはテスト時グランド線電位カーブ、Ｘはグランド線
（７）とビット線（８ａ）の交点を原点としたときのグ
ランド線（７）上の位置である。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- テスト時に信号を発生するテスト時信号発生回路部と
、このテスト時信号発生回路部からの信号を伝達するテ
スト信号線と、このテスト信号線を伝わる信号により導
通、非導通が決定されるテスト用トランジスタを有し、
テスト時に前記テスト用トランジスタが導通してメモリ
セルのグランドに電流を流すことにより、メモリセルの
グランド線の電位を少なくともＯＶ以上に上昇させるこ
とを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032811A JP2874935B2 (ja) | 1990-02-13 | 1990-02-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032811A JP2874935B2 (ja) | 1990-02-13 | 1990-02-13 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03237689A true JPH03237689A (ja) | 1991-10-23 |
| JP2874935B2 JP2874935B2 (ja) | 1999-03-24 |
Family
ID=12369220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032811A Expired - Fee Related JP2874935B2 (ja) | 1990-02-13 | 1990-02-13 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874935B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013525936A (ja) * | 2010-04-21 | 2013-06-20 | 日本テキサス・インスツルメンツ株式会社 | 高性能スタティックメモリのリテイン・ティル・アクセスド（ｒｔａ）省電力モード |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4768437B2 (ja) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
-
1990
- 1990-02-13 JP JP2032811A patent/JP2874935B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013525936A (ja) * | 2010-04-21 | 2013-06-20 | 日本テキサス・インスツルメンツ株式会社 | 高性能スタティックメモリのリテイン・ティル・アクセスド（ｒｔａ）省電力モード |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874935B2 (ja) | 1999-03-24 |
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