JPH01166391A - スタティック型ランダムアクセスメモリ - Google Patents
スタティック型ランダムアクセスメモリInfo
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- Static Random-Access Memory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は多結晶シリコンで構成された高抵抗をメモリ
セル内の負荷素子として使用し、ポーズ性の不良メモリ
セルの検出手段を備えたスタティック型ランダムアクセ
スメモリに関する。
セル内の負荷素子として使用し、ポーズ性の不良メモリ
セルの検出手段を備えたスタティック型ランダムアクセ
スメモリに関する。
（従来の技術）
高抵抗を負荷素子、エンハンスメント型のＭＯＳトラン
ジスタを駆動素子とするインバータを２個用意し、この
両インバータの入出力間を交差接続して構成されたフリ
ップフロップ回路を用いたメモリセルはＥ／Ｒ型ＳＲＡ
Ｍ（スタティック・ランダムアクセス・メモリ）セルと
して知られている。このＥ／Ｒ型ＳＲＡＭセルは従来、
第５図の等価回路図に示すように構成されている。
ジスタを駆動素子とするインバータを２個用意し、この
両インバータの入出力間を交差接続して構成されたフリ
ップフロップ回路を用いたメモリセルはＥ／Ｒ型ＳＲＡ
Ｍ（スタティック・ランダムアクセス・メモリ）セルと
して知られている。このＥ／Ｒ型ＳＲＡＭセルは従来、
第５図の等価回路図に示すように構成されている。
第５図において、多結晶シリコンで構成された高抵抗Ｒ
１、Ｒ２それぞれの一端は電源電圧ＶＣＣに接続されて
いる。上記高抵抗Ｒ１、Ｒ２それぞれの他端にはＭＯＳ
トランジスタＱ１、Ｑ２それぞれのドレインが接続され
、両トランジスタＱ１、Ｑ２のソースは接地電圧ＶＳＳ
に共通に接続されている。また、上記トランジスタＱ１
のゲートはトランジスタＱ２のドレインに、トランジス
タＱ２のゲートはトランジスタＱ１のドレインにそれぞ
れ接続されている。すなわち、上記高抵抗Ｒ１、Ｒ２そ
れぞれとトランジスタＱ１、Ｑ２それぞれとでインバー
タが構成され、がっ両インバータの入出力間が交差接続
されてフリップフロップ回路Ｆが構成されている。そし
て、このフリップフロップ回路Ｆの記憶ノードＮ１、Ｎ
２とビット線ＢＬＳＢＬとの間には、データの読出し、
書込みを制御するためのトランスファゲート用のＭＯＳ
トランジスタＱ３、Ｑ４が接続されており、両トランジ
スタＱ３、Ｑ４のゲートはワード線ＷＬに共通に接続さ
れている。なお、上記トランジスタＱ１〜Ｑ４は全てエ
ンハンスメント型でＮチャネルのものである。
１、Ｒ２それぞれの一端は電源電圧ＶＣＣに接続されて
いる。上記高抵抗Ｒ１、Ｒ２それぞれの他端にはＭＯＳ
トランジスタＱ１、Ｑ２それぞれのドレインが接続され
、両トランジスタＱ１、Ｑ２のソースは接地電圧ＶＳＳ
に共通に接続されている。また、上記トランジスタＱ１
のゲートはトランジスタＱ２のドレインに、トランジス
タＱ２のゲートはトランジスタＱ１のドレインにそれぞ
れ接続されている。すなわち、上記高抵抗Ｒ１、Ｒ２そ
れぞれとトランジスタＱ１、Ｑ２それぞれとでインバー
タが構成され、がっ両インバータの入出力間が交差接続
されてフリップフロップ回路Ｆが構成されている。そし
て、このフリップフロップ回路Ｆの記憶ノードＮ１、Ｎ
２とビット線ＢＬＳＢＬとの間には、データの読出し、
書込みを制御するためのトランスファゲート用のＭＯＳ
トランジスタＱ３、Ｑ４が接続されており、両トランジ
スタＱ３、Ｑ４のゲートはワード線ＷＬに共通に接続さ
れている。なお、上記トランジスタＱ１〜Ｑ４は全てエ
ンハンスメント型でＮチャネルのものである。
上記構成でなるメモリセルにおいて、フリップフロップ
回路Ｆは双安定回路であるから、記憶ノードＮ１、Ｎ２
には一対の相補データ、すなわち“１°、“０”が記憶
される。例えば、いま記憶ノードＮ１に“１”が、Ｎ２
に′０”それぞれ記憶されているとすると、トランジス
タＱ１はオフ、Ｑ２はオン状態になっている。高抵抗Ｒ
１、Ｒ２は線型の受動素子であるから、オン状態のトラ
ンジスタＱ２に接続された高抵抗Ｒ２には定常電流が流
れる。ここで、トランジスタＱ２のオン抵抗に比べて高
抵抗Ｒ２の値が桁違いに大きいため、トランジスタＱ２
に流れる電流の値はＲ２の値で決定される。この電流は
各メモリセル毎に必ず流れ、全メモリセルの電流がＥ／
Ｒ型ＳＲＡＭの静止時電流を決定する。他方、周知のよ
うに６個のトランジスタで構成された完全ＣＭＯＳ型の
ＳＲＡＭセルでは負荷として能動素子であるＰチャネル
ＭＯＳトランジスタを用いるようにしているので、静止
時電流はリーク電流のみである。このため、Ｅ／Ｒ型Ｓ
ＲＡＭセルでは高抵抗Ｒ１、Ｒ２の抵抗値をさらに高く
することによって静止時電流を削減するようにしている
が、これに伴って後述するような種々の問題が発生して
いる。
回路Ｆは双安定回路であるから、記憶ノードＮ１、Ｎ２
には一対の相補データ、すなわち“１°、“０”が記憶
される。例えば、いま記憶ノードＮ１に“１”が、Ｎ２
に′０”それぞれ記憶されているとすると、トランジス
タＱ１はオフ、Ｑ２はオン状態になっている。高抵抗Ｒ
１、Ｒ２は線型の受動素子であるから、オン状態のトラ
ンジスタＱ２に接続された高抵抗Ｒ２には定常電流が流
れる。ここで、トランジスタＱ２のオン抵抗に比べて高
抵抗Ｒ２の値が桁違いに大きいため、トランジスタＱ２
に流れる電流の値はＲ２の値で決定される。この電流は
各メモリセル毎に必ず流れ、全メモリセルの電流がＥ／
Ｒ型ＳＲＡＭの静止時電流を決定する。他方、周知のよ
うに６個のトランジスタで構成された完全ＣＭＯＳ型の
ＳＲＡＭセルでは負荷として能動素子であるＰチャネル
ＭＯＳトランジスタを用いるようにしているので、静止
時電流はリーク電流のみである。このため、Ｅ／Ｒ型Ｓ
ＲＡＭセルでは高抵抗Ｒ１、Ｒ２の抵抗値をさらに高く
することによって静止時電流を削減するようにしている
が、これに伴って後述するような種々の問題が発生して
いる。
第６図は種々のメモリ容量のＥ／Ｒ型Ｓ ＲＡＭにおい
て、静止時電流をその典型的な値である１μＡに押さえ
るために必要な前記高抵抗Ｒ１、Ｒ２の値をまとめて示
す図である。前記記憶ノードＮ１、Ｎ２にはトランジス
タＱ１、Ｑ２のドレインであるＮ十拡散領域とＰ型基板
とからなるＰＮ接合が存在しており、このＰＮ接合にお
ける現実的な逆方向接合リーク電流の値は１Ｏ−１４Ａ
程度であり、抵抗に換算すると１００テラ（Ｔｅｒａ）
Ω程度になる。従って、負荷用の高抵抗Ｒ１、Ｒ２と上
記逆方向接合リークによる等価抵抗との比は、例えば２
５６にビットのメモリ容量の場合には１００倍、１Ｍビ
ットのメモリ容量の場合には２５倍となる。この比の値
が大きい程メモリセルの動作に余裕があることになるが
、メモリ容量の大容量化に伴ってこの余裕は減少してい
く。
て、静止時電流をその典型的な値である１μＡに押さえ
るために必要な前記高抵抗Ｒ１、Ｒ２の値をまとめて示
す図である。前記記憶ノードＮ１、Ｎ２にはトランジス
タＱ１、Ｑ２のドレインであるＮ十拡散領域とＰ型基板
とからなるＰＮ接合が存在しており、このＰＮ接合にお
ける現実的な逆方向接合リーク電流の値は１Ｏ−１４Ａ
程度であり、抵抗に換算すると１００テラ（Ｔｅｒａ）
Ω程度になる。従って、負荷用の高抵抗Ｒ１、Ｒ２と上
記逆方向接合リークによる等価抵抗との比は、例えば２
５６にビットのメモリ容量の場合には１００倍、１Ｍビ
ットのメモリ容量の場合には２５倍となる。この比の値
が大きい程メモリセルの動作に余裕があることになるが
、メモリ容量の大容量化に伴ってこの余裕は減少してい
く。
上記の説明は前記記憶ノードＮ１、Ｎ２に接続されたＰ
Ｎ接合に異常リーク成分が含まれない場合にのみ適用さ
れる。ところが、現実のメモリではある確率で欠陥性の
リーク電流や汚染性のリーク電流が発生する。これらの
異常リーク電流の値が高抵抗Ｒ１、Ｒ２を流れ得る電流
に比べて圧倒的に大きい場合には、異常リーク電流が存
在するメモリセルの記憶ノードで′１”データの保持が
不能となり、フリップフロップ回路として機能しなくな
る。このようなメモリセルを含むＳ ＲＡＭチップは不
良チップとなるので、上記のような異常リーク電流が存
在するメモリセルは製造歩留りを落とす要因となる。す
なわち、異常リーク電流の値が高抵抗負荷を流れる電流
と同程度の場合は、“１″データを記憶している側の記
憶ノードの電圧が高抵抗負荷と異常リーク電流による等
価抵抗との抵抗分割で決まる電圧まで下降し、フリップ
フロップ回路としては極めて不安定な回路状態に陥る。
Ｎ接合に異常リーク成分が含まれない場合にのみ適用さ
れる。ところが、現実のメモリではある確率で欠陥性の
リーク電流や汚染性のリーク電流が発生する。これらの
異常リーク電流の値が高抵抗Ｒ１、Ｒ２を流れ得る電流
に比べて圧倒的に大きい場合には、異常リーク電流が存
在するメモリセルの記憶ノードで′１”データの保持が
不能となり、フリップフロップ回路として機能しなくな
る。このようなメモリセルを含むＳ ＲＡＭチップは不
良チップとなるので、上記のような異常リーク電流が存
在するメモリセルは製造歩留りを落とす要因となる。す
なわち、異常リーク電流の値が高抵抗負荷を流れる電流
と同程度の場合は、“１″データを記憶している側の記
憶ノードの電圧が高抵抗負荷と異常リーク電流による等
価抵抗との抵抗分割で決まる電圧まで下降し、フリップ
フロップ回路としては極めて不安定な回路状態に陥る。
このようなメモリセルが存在すると、電源電圧マージン
、温度マージンがなくなり、データ保持が長時間続くと
データが破壊するといったＳＲＡＭとしては致命的な不
良が発生する。さらに事態を悪くするのは、この種の不
良セルを検出することが極めて難しいということである
。周知のように、マージン性の不良、あるいは十分に長
い時間を設定しないと検出できない不良をスクリーニン
グ（Ｓ ｃｒｅｅｎｉｎｇ）するためのテストは時間が
かかり、場合によっては温度関係も各種設定してテスト
しなければならず、現実的な時間では検出不可能な場合
すら有り得る。
、温度マージンがなくなり、データ保持が長時間続くと
データが破壊するといったＳＲＡＭとしては致命的な不
良が発生する。さらに事態を悪くするのは、この種の不
良セルを検出することが極めて難しいということである
。周知のように、マージン性の不良、あるいは十分に長
い時間を設定しないと検出できない不良をスクリーニン
グ（Ｓ ｃｒｅｅｎｉｎｇ）するためのテストは時間が
かかり、場合によっては温度関係も各種設定してテスト
しなければならず、現実的な時間では検出不可能な場合
すら有り得る。
第７図は前記記憶ノードＮ１、Ｎ２にそれぞれリーク電
流経路が存在する場合の、前記第５図に示すＥ／Ｒ型Ｓ
ＲＡＭセルのフリップフロップ回路部分の等価回路図で
ある。図において、Ｒｊ１Ｒｊ′はリーク電流経路を等
測的に示した抵抗であり、Ｒｊは記憶ノードＮ１に接続
されたＰＮ接合に正常な逆方向リーク電流のみが存在す
る場合の抵抗であり、Ｒｊ′は記憶ノードＮ２に接続さ
れたＰＮ接合に異常リーク成分を含む場合の抵抗である
。典型的なＲ１、Ｒ２、Ｒｊ、Ｒｊ’の値の温度特性は
第８図の特性図に示す通りである。
流経路が存在する場合の、前記第５図に示すＥ／Ｒ型Ｓ
ＲＡＭセルのフリップフロップ回路部分の等価回路図で
ある。図において、Ｒｊ１Ｒｊ′はリーク電流経路を等
測的に示した抵抗であり、Ｒｊは記憶ノードＮ１に接続
されたＰＮ接合に正常な逆方向リーク電流のみが存在す
る場合の抵抗であり、Ｒｊ′は記憶ノードＮ２に接続さ
れたＰＮ接合に異常リーク成分を含む場合の抵抗である
。典型的なＲ１、Ｒ２、Ｒｊ、Ｒｊ’の値の温度特性は
第８図の特性図に示す通りである。
すなわち、多結晶シリコンからなる高抵抗Ｒ１、Ｒ２の
活性化エネルギーは大きく、温度に対する依存性が大き
い。他方、抵抗Ｒｊは記憶ノードＮ１の接合面積で決り
、抵抗値に換算すると１００テラΩ前後の値になり、ま
た温度依存性はＲ１、Ｒ２に比べて小さい。この抵抗Ｒ
ｊにさらに接合の異常リーク成分が加わったものが抵抗
Ｒｊ′である。このＲｊ′の値が第８図に示すようにＲ
ｊよりも約２桁程度が低下すると、保証温度範囲内でＲ
１、Ｒ２と交点を持つようになる。
活性化エネルギーは大きく、温度に対する依存性が大き
い。他方、抵抗Ｒｊは記憶ノードＮ１の接合面積で決り
、抵抗値に換算すると１００テラΩ前後の値になり、ま
た温度依存性はＲ１、Ｒ２に比べて小さい。この抵抗Ｒ
ｊにさらに接合の異常リーク成分が加わったものが抵抗
Ｒｊ′である。このＲｊ′の値が第８図に示すようにＲ
ｊよりも約２桁程度が低下すると、保証温度範囲内でＲ
１、Ｒ２と交点を持つようになる。
そしてこの交点温度Ｔ１よりも低温度側でＲ１、Ｒ２と
抵抗値の大小関係が逆転する。すなわち、Ｒｊ′がＲ１
、Ｒ２よりも小さくなる。
抵抗値の大小関係が逆転する。すなわち、Ｒｊ′がＲ１
、Ｒ２よりも小さくなる。
次に、記憶ノードＮ１、Ｎ２における静止時のデータ保
持電圧を求めてみる。
持電圧を求めてみる。
まず、記憶ノードＮ１の″１＃データ保持電圧Ｖｌ （
１）は次の式で与えられる。
１）は次の式で与えられる。
・・・（１）
また、記憶ノードＮ２の“１”データ保持電圧Ｖ２ （
１）は次の式で与えられる。
１）は次の式で与えられる。
・・・（２）
他方、記憶ノードＮｌの“０”データ保持電圧Ｖｌ （
０）は次の式で与えられる。
０）は次の式で与えられる。
・・・（３）
さらに、記憶ノードＮ２の“０”データ保持電圧Ｖ２
（０）は次の式で与えられる。
（０）は次の式で与えられる。
・・・（４）
ここで、Ｒｎ （ｏｆｆ ）はフリップフロップ回路Ｆ
を構成するトランジスタＱＩＳＱ２のオフ状態における
チャネルリーク電流の等価抵抗であり、Ｒｎ（ｏｎ）は
オン状態での等価抵抗である。正常なトランジスタでは
、Ｒｎ（ｏｒｌ’）は１ｏ１４Ω以上の極めて大きな値
であるから、上記１〜４式は次のように書き直すること
ができる。
を構成するトランジスタＱＩＳＱ２のオフ状態における
チャネルリーク電流の等価抵抗であり、Ｒｎ（ｏｎ）は
オン状態での等価抵抗である。正常なトランジスタでは
、Ｒｎ（ｏｒｌ’）は１ｏ１４Ω以上の極めて大きな値
であるから、上記１〜４式は次のように書き直すること
ができる。
Ｖ １ （１） ’ｉ Ｖ ｃｃ ・・
・（５）Ｖｌ（０）−Ｖ２ （０）ζ０ ・・・（７
）メモリセルの“１”、′０”記憶電圧はそれぞれｖＣ
ｃｌｏｖであることが望ましいが、記憶ノードＮ２の′
１１データ保持電圧Ｖ２ （１）のみがＲ２とＲｊ′の
抵抗分割で決定され、ＶＣＣよりも低下する。この場合
、Ｒｊ′がＲ２よりも小さくなる程、“１″データ記憶
電圧は低下し、これがＮチャネルＭＯＳトランジスタの
閾値電圧Ｖ ｔｈｎ以下にまで降下すると、上記３式に
おけるＲｎ（ｏｎ）がＲｎ （ｏｆ’ｆ ）に変わり、
記憶ノードＮ１の“０２データ保持電圧Ｖｌ （０）が
ＲｌｘＣＡの時定数でＶＣＣレベルまで充電される。た
だし、ＣＡは記憶ノードＮ１の記憶容量である。
・（５）Ｖｌ（０）−Ｖ２ （０）ζ０ ・・・（７
）メモリセルの“１”、′０”記憶電圧はそれぞれｖＣ
ｃｌｏｖであることが望ましいが、記憶ノードＮ２の′
１１データ保持電圧Ｖ２ （１）のみがＲ２とＲｊ′の
抵抗分割で決定され、ＶＣＣよりも低下する。この場合
、Ｒｊ′がＲ２よりも小さくなる程、“１″データ記憶
電圧は低下し、これがＮチャネルＭＯＳトランジスタの
閾値電圧Ｖ ｔｈｎ以下にまで降下すると、上記３式に
おけるＲｎ（ｏｎ）がＲｎ （ｏｆ’ｆ ）に変わり、
記憶ノードＮ１の“０２データ保持電圧Ｖｌ （０）が
ＲｌｘＣＡの時定数でＶＣＣレベルまで充電される。た
だし、ＣＡは記憶ノードＮ１の記憶容量である。
このことは、メモリセルの記憶状態が、初期ではノード
Ｎ１が“０１、ノードＮ２が“１°の状態から、ノード
Ｎ１が１′、ノードＮ２が“０″の状態に変わったこと
になり、データが破壊されたことを意味する。第８図の
関係で言替えれば、Ｒ１、Ｒ２とＲｊ′との交点温度Ｔ
１以下で記憶データが破壊されることになる。この現象
は静止時に低温側で起り易いことから、低温ポーズ破壊
と呼ばれている。この種の不良の検出が困難な理由とし
て、低温でのテストが必要であること、ポーズ性の不良
であり長いテスト時間が必要なこと、静止時に完全なセ
ル破壊に至るまでの間に様々の不安定動作に起因した特
性不良の段階が存在すること等があり、これらの不良を
早期に、特にウェハ状態でのテストで容易かつ確実に検
出する手段が求められていた。
Ｎ１が“０１、ノードＮ２が“１°の状態から、ノード
Ｎ１が１′、ノードＮ２が“０″の状態に変わったこと
になり、データが破壊されたことを意味する。第８図の
関係で言替えれば、Ｒ１、Ｒ２とＲｊ′との交点温度Ｔ
１以下で記憶データが破壊されることになる。この現象
は静止時に低温側で起り易いことから、低温ポーズ破壊
と呼ばれている。この種の不良の検出が困難な理由とし
て、低温でのテストが必要であること、ポーズ性の不良
であり長いテスト時間が必要なこと、静止時に完全なセ
ル破壊に至るまでの間に様々の不安定動作に起因した特
性不良の段階が存在すること等があり、これらの不良を
早期に、特にウェハ状態でのテストで容易かつ確実に検
出する手段が求められていた。
（発明が解決しようとする問題点）
このように従来ではリーク電流に起因するセル不良の検
出に際し、外側からメモリセルの動作特性を調べること
により行なうようにしているので、不安定動作するメそ
リセルの検出が極めて困難であり、かつテスト時間も長
くなるという欠点がある。
出に際し、外側からメモリセルの動作特性を調べること
により行なうようにしているので、不安定動作するメそ
リセルの検出が極めて困難であり、かつテスト時間も長
くなるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、直接的にリーク電流そのものの存在
を検出することによって不良セルの存在を容易に発見す
ることができるスタティック型ランダムアクセスメモリ
を提供することにある。
あり、その目的は、直接的にリーク電流そのものの存在
を検出することによって不良セルの存在を容易に発見す
ることができるスタティック型ランダムアクセスメモリ
を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明のスタティック型ランダムアクセスメモリは、
負荷素子として抵抗を用い駆動素子としてＭＯＳトラン
ジスタを用いた２個のインバータからなり上記ＭＯＳト
ランジスタのソースが共通接続されこの共通ソースがこ
れらＭＯＳトランジスタが形成される基板と電圧的に分
離されたフリップフロップ回路が設けられたメモリセル
と、上記メモリセルを選択するワード線と、上記メモリ
セルとの間でデータの授受が行われるビット線と、テス
ト時に上記ＭＯＳトランジスタの共通ソースにこれらＭ
ＯＳトランジスタが形成されている基板とは独立して所
定電圧を供給する電圧供給手段と、テスト時に上記ビッ
ト線に流れる電流を検出する電流検出手段とを具備した
ことを特徴とする。
負荷素子として抵抗を用い駆動素子としてＭＯＳトラン
ジスタを用いた２個のインバータからなり上記ＭＯＳト
ランジスタのソースが共通接続されこの共通ソースがこ
れらＭＯＳトランジスタが形成される基板と電圧的に分
離されたフリップフロップ回路が設けられたメモリセル
と、上記メモリセルを選択するワード線と、上記メモリ
セルとの間でデータの授受が行われるビット線と、テス
ト時に上記ＭＯＳトランジスタの共通ソースにこれらＭ
ＯＳトランジスタが形成されている基板とは独立して所
定電圧を供給する電圧供給手段と、テスト時に上記ビッ
ト線に流れる電流を検出する電流検出手段とを具備した
ことを特徴とする。
（作用）
この発明のメモリは、不良セルの存在を従来のようにメ
モリの外側から調べるのではなく、メモリ内部にテスト
機能を組込み、直接的にリーク電流そのものの存在を検
出することによって不良セルの存在を容易に発見できる
ようにしたものである。
モリの外側から調べるのではなく、メモリ内部にテスト
機能を組込み、直接的にリーク電流そのものの存在を検
出することによって不良セルの存在を容易に発見できる
ようにしたものである。
（実施例）
まず、実施例の説明の前にこの発明の原理について説明
する。第１図はこの発明のスタティック型ランダムアク
セスメモリで使用される１個のメモリセルの構成を示す
回路図である。このメモリセルでは、ＭＯＳトランジス
タＱ１〜Ｑ４が形成されている基板、いわゆるバックゲ
ートは従来と同様に接地電圧ＶＳＳに接続されており、
ＭＯＳトランジスタＱ１とＱ２の各ソースは接地電圧Ｖ
ＳＳとは独立した電圧ｖＤＤに接続されている。
する。第１図はこの発明のスタティック型ランダムアク
セスメモリで使用される１個のメモリセルの構成を示す
回路図である。このメモリセルでは、ＭＯＳトランジス
タＱ１〜Ｑ４が形成されている基板、いわゆるバックゲ
ートは従来と同様に接地電圧ＶＳＳに接続されており、
ＭＯＳトランジスタＱ１とＱ２の各ソースは接地電圧Ｖ
ＳＳとは独立した電圧ｖＤＤに接続されている。
そして、テスト時に電圧ｖＤＤとして電源電圧ＶＣＣが
供給されるようになっており、テスト時以外は電圧ｖＤ
Ｄとして接地電圧Ｖ、ｓが供給される。これは、電圧Ｖ
ＤＤとＶＳＳのノくラドを別々に設け、テストの終了後
に両パッドをボンディング・ワイヤ等により接続するこ
とで実現できる。
供給されるようになっており、テスト時以外は電圧ｖＤ
Ｄとして接地電圧Ｖ、ｓが供給される。これは、電圧Ｖ
ＤＤとＶＳＳのノくラドを別々に設け、テストの終了後
に両パッドをボンディング・ワイヤ等により接続するこ
とで実現できる。
第２図は上記第１図のメモリセルにおいて、記憶ノード
Ｎ１には正常なＰＮ接合の逆方向リーク電流が、記憶ノ
ードＮ２には異常リーク電流成分を含む逆方向リーク電
流がそれぞれ存在する場合のフリップフロップ回路部分
の等価回路図である。
Ｎ１には正常なＰＮ接合の逆方向リーク電流が、記憶ノ
ードＮ２には異常リーク電流成分を含む逆方向リーク電
流がそれぞれ存在する場合のフリップフロップ回路部分
の等価回路図である。
この等価回路において、テスト時に電圧ＶＤＤとしてこ
のメモリに供給される最高電圧である電圧Ｖ。Ｃが供給
される。この時、記憶ノードＮ１、Ｎ２は共に電圧Ｖ。
のメモリに供給される最高電圧である電圧Ｖ。Ｃが供給
される。この時、記憶ノードＮ１、Ｎ２は共に電圧Ｖ。
Ｃに設定され、トランジスタＱ１とＱ２は共にゲート電
圧とソース電圧（この場合には記憶ノードＮ１、Ｎ２に
接続されている方がソースとなる）とが同電圧になる。
圧とソース電圧（この場合には記憶ノードＮ１、Ｎ２に
接続されている方がソースとなる）とが同電圧になる。
このため、両トランジスタＱ１、Ｑ２はいかなる場合で
も常にオフ状態になることが保障される。従って、トラ
ンジスタＱｌ、Ｑ２のオフ時におけるチャネルリーク電
流による等価抵抗Ｒｎ（ｏｆ’ｆ’）の値は十分に大き
くなり、例えば１０１４Ω以上となる。そして、この場
合の電流経路は高抵抗Ｒ１と等価抵抗Ｒｊとを直列に介
して流れる直流電流１１の経路と、高抵抗Ｒ２と等価抵
抗Ｒｊ′とを直列に介して流れる直流電流１２の経路と
の二つがあり、フリップフロップ回路の保持特性とは全
く無関係にｖｃｃからＶＳＳに電流が流れることになる
。
も常にオフ状態になることが保障される。従って、トラ
ンジスタＱｌ、Ｑ２のオフ時におけるチャネルリーク電
流による等価抵抗Ｒｎ（ｏｆ’ｆ’）の値は十分に大き
くなり、例えば１０１４Ω以上となる。そして、この場
合の電流経路は高抵抗Ｒ１と等価抵抗Ｒｊとを直列に介
して流れる直流電流１１の経路と、高抵抗Ｒ２と等価抵
抗Ｒｊ′とを直列に介して流れる直流電流１２の経路と
の二つがあり、フリップフロップ回路の保持特性とは全
く無関係にｖｃｃからＶＳＳに電流が流れることになる
。
このときの電流１１．１２の値はそれぞれ次の式で与え
られる。
られる。
（ただし、Ｒｊ’ ＜Ｒ２とする）
いま、Ｒｊ−１０重４Ω、Ｒ１霧Ｒ２−１０”Ω、Ｒｊ
’＜１０１２Ωとすると、１２は１１よりも約２桁大き
な電流が流れることになり、この１２の電流値の大きさ
とメモリセルのポーズ性の不良は１対１の関係を持つ。
’＜１０１２Ωとすると、１２は１１よりも約２桁大き
な電流が流れることになり、この１２の電流値の大きさ
とメモリセルのポーズ性の不良は１対１の関係を持つ。
すなわち、１２の電流値が１１よりも大きければ、記憶
ノードＮ２には異常リーク電流成分が存在しており、こ
のメモリセルにはポーズ性の不良が発生していることに
なる。
ノードＮ２には異常リーク電流成分が存在しており、こ
のメモリセルにはポーズ性の不良が発生していることに
なる。
従って、ＶＣＣから流出する電流の値を検出すればその
メモリセルが不良か否かを判断することができる。
メモリセルが不良か否かを判断することができる。
ところが、上記電流１２の値は高抵抗Ｒ２によって制限
されてしまい、大きな異常リーク電流が流れ得る場合で
も１２としては１Ｏ−１２Ａ程度の電流を検出しなけれ
ばならない。このような微小電流値を実際に測定するこ
とは困難であり、かつ実際に測定できるのは集積化され
ている全メモリセルのリーク電流の総和であるから、２
桁程度の電流値の違いはほとんど薄められてしまい、測
定は難しい。
されてしまい、大きな異常リーク電流が流れ得る場合で
も１２としては１Ｏ−１２Ａ程度の電流を検出しなけれ
ばならない。このような微小電流値を実際に測定するこ
とは困難であり、かつ実際に測定できるのは集積化され
ている全メモリセルのリーク電流の総和であるから、２
桁程度の電流値の違いはほとんど薄められてしまい、測
定は難しい。
そこで、実際に集積化されたメモリにおいて上記電流値
を測定することを可能にしたこの発明の実施例について
以下に説明する。
を測定することを可能にしたこの発明の実施例について
以下に説明する。
第３図はこの発明の一実施例に係るメモリの構成を示す
回路図である。なお、メモリセルについては、前記と同
様に記憶ノードＮ１には等価抵抗Ｒｊが、記憶ノードＮ
２には等価抵抗Ｒｊ′がそれぞれ接続されているものと
し、このメモリセルについて前記第１図と対応する箇所
には同じ符号を付してその説明は省略する。
回路図である。なお、メモリセルについては、前記と同
様に記憶ノードＮ１には等価抵抗Ｒｊが、記憶ノードＮ
２には等価抵抗Ｒｊ′がそれぞれ接続されているものと
し、このメモリセルについて前記第１図と対応する箇所
には同じ符号を付してその説明は省略する。
前記メモリセルを構成するトランジスタＱ１、Ｑ２の共
通ソースは、テスト時に“０”にされる制御信号Ｔがゲ
ートに供給されるＮチャネルＭＯＳ）ランジ文夕Ｑｌｌ
を介して接地電圧ＶＳＳに接続されている。前記ワード
線ＷＬは、テスト時に“０”にされる制御信号〒がゲー
トに供給されるＰチャネルＭＯＳトランジスタＱ１２を
介して！１電圧Ｖ Ｃ−Ｃに接続されている。また、上
記ワード線ＷＬには、並列接続されたＰチャネルＭＯＳ
トランジスタＱ１３とＮチャネルＭＯＳトランジスタＱ
１４とで構成され、制御信号Ｔ及び下で導通制御される
ＣＭＯ８）ランスミッションゲートＩＯを介して、行部
分デコーダ１１からのデコード出力が供給されるように
なっている。この行部分デコーダ１１は複数ビットのア
ドレス信号が入力されるＮＡＮＤゲート１２と、このＮ
ＡＮＤゲート１２の出力信号を反転するインバータ１３
とから構成されている。さらに上記トランジスタＱ１、
Ｑ２の共通ソースと上記ワード線ＷＬとの間には、並列
接続されたＰチャネルＭＯＳトランジスタＱ１５とＮチ
ャネルＭＯＳトランジスタＱｌＢとで構成され、制御信
号Ｔ及びＴで導通制御されるＣＭＯＳ）ランスミッショ
ンゲート１４が挿入されている。
通ソースは、テスト時に“０”にされる制御信号Ｔがゲ
ートに供給されるＮチャネルＭＯＳ）ランジ文夕Ｑｌｌ
を介して接地電圧ＶＳＳに接続されている。前記ワード
線ＷＬは、テスト時に“０”にされる制御信号〒がゲー
トに供給されるＰチャネルＭＯＳトランジスタＱ１２を
介して！１電圧Ｖ Ｃ−Ｃに接続されている。また、上
記ワード線ＷＬには、並列接続されたＰチャネルＭＯＳ
トランジスタＱ１３とＮチャネルＭＯＳトランジスタＱ
１４とで構成され、制御信号Ｔ及び下で導通制御される
ＣＭＯ８）ランスミッションゲートＩＯを介して、行部
分デコーダ１１からのデコード出力が供給されるように
なっている。この行部分デコーダ１１は複数ビットのア
ドレス信号が入力されるＮＡＮＤゲート１２と、このＮ
ＡＮＤゲート１２の出力信号を反転するインバータ１３
とから構成されている。さらに上記トランジスタＱ１、
Ｑ２の共通ソースと上記ワード線ＷＬとの間には、並列
接続されたＰチャネルＭＯＳトランジスタＱ１５とＮチ
ャネルＭＯＳトランジスタＱｌＢとで構成され、制御信
号Ｔ及びＴで導通制御されるＣＭＯＳ）ランスミッショ
ンゲート１４が挿入されている。
上記ビット線ＢＬＳＢＬそれぞれとノードＮ３との間に
はビット線負荷用のＮチャネルＭＯ８トランジスタＱ１
７、Ｑ１８が挿入されている。この両トランジスタＱ１
７、Ｑｌｌｌのゲートは電源電圧ＶＣＣに接続されてお
り、両トランジスタＱ１７、Ｑ１８は常時オン状態にさ
れている。また、上記ノードＮ３と電源電圧ＶＣＣとの
間には上記制御信号Ｔがゲートに供給されるＰチャネル
ＭＯＳトランジスタＱ１９が挿入されており、さらにノ
ードＮ３と電源電圧ＶＣＣの端子との間には抵抗ＲＩＯ
と上記制御信号〒がゲートに供給されるＰチャネルＭＯ
ＳトランジスタＱ２０とが直列に挿入されている。そし
て、上記抵抗ＲＩＯのノードＮ３側の一端には電圧Ｖ
ｏｕｔを出力するための端子１５が設けられている。
はビット線負荷用のＮチャネルＭＯ８トランジスタＱ１
７、Ｑ１８が挿入されている。この両トランジスタＱ１
７、Ｑｌｌｌのゲートは電源電圧ＶＣＣに接続されてお
り、両トランジスタＱ１７、Ｑ１８は常時オン状態にさ
れている。また、上記ノードＮ３と電源電圧ＶＣＣとの
間には上記制御信号Ｔがゲートに供給されるＰチャネル
ＭＯＳトランジスタＱ１９が挿入されており、さらにノ
ードＮ３と電源電圧ＶＣＣの端子との間には抵抗ＲＩＯ
と上記制御信号〒がゲートに供給されるＰチャネルＭＯ
ＳトランジスタＱ２０とが直列に挿入されている。そし
て、上記抵抗ＲＩＯのノードＮ３側の一端には電圧Ｖ
ｏｕｔを出力するための端子１５が設けられている。
このような構成において、ポーズ性の不良が発生してい
るか否かを検出するためのテスト時には制御信号Ｔが“
１′に、Ｔが“０“にそれぞれ設定される。この時、メ
モリセル内のトランジスタＱ１、Ｑ２の共通ソースに接
続されたトランジスタＱｌｌがオフ、ワード線ＷＬに接
続されたトランジスタＱ１２がオン状態になり、ＣＭＯ
Ｓトランスミッションゲート１０は非導通、ＣＭＯＳト
ランスミッションゲート１４は導通状態となる。このた
め、ワード線ＷＬは行部分デコーダ１１のデコード出力
にかかわりなく、トランジスタＱ１２を介して電圧Ｖ
ＣＣｓすなわち“１”に設定される。さらにメモリセル
内のトランジスタＱｌ、Ｑ２の共通ソースもトランジス
タＱ１２及びＣＭＯＳ）ランスミッションゲー）１４を
介して“１”に設定される。これにより、全てのメそリ
セルにおいてトランジスタＱ１とＱ２の共通ソースとワ
ード線ＷＬが“１”に設定される。
るか否かを検出するためのテスト時には制御信号Ｔが“
１′に、Ｔが“０“にそれぞれ設定される。この時、メ
モリセル内のトランジスタＱ１、Ｑ２の共通ソースに接
続されたトランジスタＱｌｌがオフ、ワード線ＷＬに接
続されたトランジスタＱ１２がオン状態になり、ＣＭＯ
Ｓトランスミッションゲート１０は非導通、ＣＭＯＳト
ランスミッションゲート１４は導通状態となる。このた
め、ワード線ＷＬは行部分デコーダ１１のデコード出力
にかかわりなく、トランジスタＱ１２を介して電圧Ｖ
ＣＣｓすなわち“１”に設定される。さらにメモリセル
内のトランジスタＱｌ、Ｑ２の共通ソースもトランジス
タＱ１２及びＣＭＯＳ）ランスミッションゲー）１４を
介して“１”に設定される。これにより、全てのメそリ
セルにおいてトランジスタＱ１とＱ２の共通ソースとワ
ード線ＷＬが“１”に設定される。
さらにテスト時にはトランジスタＱ２０がオン状態とな
り、ノードＮ３には抵抗ＲＩＧを介して電圧ＶＣＣが供
給されるため、ビット線ＢＬ、ＢＬは電圧ＶＣＣにより
高電位に設定される。
り、ノードＮ３には抵抗ＲＩＧを介して電圧ＶＣＣが供
給されるため、ビット線ＢＬ、ＢＬは電圧ＶＣＣにより
高電位に設定される。
ここで、トランジスタＱ１、Ｑ２の共通ソースが“１１
に設定されることにより、前記したようにフリップフロ
ップ回路Ｆ内のトランジスタＱ１、Ｑ２はいかなる場合
でも常にオフ状態になる。また、ワード線ＷＬが“１°
に設定されることにより、トランジスタＱ３、Ｑ４がオ
ン状態となるので、この両トランジスタＱ３、Ｑ４それ
ぞれを介してビット線ＢＬＳＢＬからフリップフロップ
回路Ｆに図示のような電流１１．１２が流れる。そして
、この電流が流れることによって抵抗ＲＩＯに電圧降下
が生じる。このとき端子１５から出力される電圧ｖ ｏ
ｕｔは次式で与えられる。
に設定されることにより、前記したようにフリップフロ
ップ回路Ｆ内のトランジスタＱ１、Ｑ２はいかなる場合
でも常にオフ状態になる。また、ワード線ＷＬが“１°
に設定されることにより、トランジスタＱ３、Ｑ４がオ
ン状態となるので、この両トランジスタＱ３、Ｑ４それ
ぞれを介してビット線ＢＬＳＢＬからフリップフロップ
回路Ｆに図示のような電流１１．１２が流れる。そして
、この電流が流れることによって抵抗ＲＩＯに電圧降下
が生じる。このとき端子１５から出力される電圧ｖ ｏ
ｕｔは次式で与えられる。
Ｖｏｕｔ −Ｖｃ ｃ −Ｒ（１１＋１２） −（
１０）ただし、Ｒは抵抗ＲＩＯの値である。
１０）ただし、Ｒは抵抗ＲＩＯの値である。
ここで、トランジスタＱ３、Ｑ４には基板バイアス効果
がかかり、記憶ノードＮｌ、Ｎ２がある一定電圧以下に
なって始めてトランジスタＱ３、Ｑ４には上記電流ＩＩ
、Ｉ２が流れ得る。ところが、Ｒｊ＞＞Ｒ１の関係によ
り、記憶ノードＮ１の電圧はＶＣＣに十分近い値となる
ため、上記−方の電流１１は実際は流れない。すなわち
、Ｒｊ’ ＜Ｒ２の場合にのみ記憶ノードＮ２の電圧は
ＶＣＣよりも低下し、それが一定値よりも低下してから
上記電流Ｉ２が流れ始める。すなわち、記憶ノードＮ２
のような異常リーク電流が存在する場合にのみ、上記抵
抗Ｒ１（Ｉに電流が流れ、両端に電圧降下が発生するこ
とになる。従って、このときの端子１５における電圧Ｖ
ｏｕｔがＶＣＣよりもある一定電圧だけ低下したなら
ば、いずれかのメモリセルにポーズ性の不良が発生して
いるとになる。ここで、上記等価抵抗Ｒｊ′の値を例え
ば１０１２Ωと仮定し、抵抗ＲＩＯの値をこれと同じ１
０１２Ωに設定した場合に、１個のメモリセルにポーズ
性の不良が発生すると、Ｖｏｕｔの値は等価抵抗Ｒｊ′
と抵抗ＲＩＯとの分割電圧となり、１／２・ＶＣＣの値
となる。また、ポーズ性の不良が発生しているメモリセ
ルの数が増加するのに伴い、上記ｖ ｏｕｔの値は１／
２・ＶＣＣからさらに低下するため、ある基準値を設定
し、Ｖ ｏｕｔがこの基準値よりも低下した場合に、い
ずれかのメモリセルにポーズ性の不良が存在することに
なる。このように不良セルの存在を容易に発見すること
ができ、このメモリは不良品として破棄される。
がかかり、記憶ノードＮｌ、Ｎ２がある一定電圧以下に
なって始めてトランジスタＱ３、Ｑ４には上記電流ＩＩ
、Ｉ２が流れ得る。ところが、Ｒｊ＞＞Ｒ１の関係によ
り、記憶ノードＮ１の電圧はＶＣＣに十分近い値となる
ため、上記−方の電流１１は実際は流れない。すなわち
、Ｒｊ’ ＜Ｒ２の場合にのみ記憶ノードＮ２の電圧は
ＶＣＣよりも低下し、それが一定値よりも低下してから
上記電流Ｉ２が流れ始める。すなわち、記憶ノードＮ２
のような異常リーク電流が存在する場合にのみ、上記抵
抗Ｒ１（Ｉに電流が流れ、両端に電圧降下が発生するこ
とになる。従って、このときの端子１５における電圧Ｖ
ｏｕｔがＶＣＣよりもある一定電圧だけ低下したなら
ば、いずれかのメモリセルにポーズ性の不良が発生して
いるとになる。ここで、上記等価抵抗Ｒｊ′の値を例え
ば１０１２Ωと仮定し、抵抗ＲＩＯの値をこれと同じ１
０１２Ωに設定した場合に、１個のメモリセルにポーズ
性の不良が発生すると、Ｖｏｕｔの値は等価抵抗Ｒｊ′
と抵抗ＲＩＯとの分割電圧となり、１／２・ＶＣＣの値
となる。また、ポーズ性の不良が発生しているメモリセ
ルの数が増加するのに伴い、上記ｖ ｏｕｔの値は１／
２・ＶＣＣからさらに低下するため、ある基準値を設定
し、Ｖ ｏｕｔがこの基準値よりも低下した場合に、い
ずれかのメモリセルにポーズ性の不良が存在することに
なる。このように不良セルの存在を容易に発見すること
ができ、このメモリは不良品として破棄される。
テストが終了し、良品であることが確認されたメモリで
は制御信号Ｔが０ｍに、Ｔが１”にそれぞれ設定される
。これにより、トランジスタＱｌｌがオン状態になって
トランジスタＱ１、Ｑ２の共通ソースが接地電圧ＶＳＳ
に接続される。さらに、ＣＭＯＳトランスミッションゲ
ート■０が導通して、ワード線ＷＬには行部分デコーダ
１１からのデコード出力が供給されるようになる。また
、トランジスタＱ２０がオフ状態となり、抵抗ＲＩＯが
ノードＮ３から切離され、この代わりにトランジスタＱ
１９がオン状態となってノードＮ３が電源電圧Ｖ。０に
接続される。この状態は通常のデータ読出し、書込みが
行なえる回路状態である。
は制御信号Ｔが０ｍに、Ｔが１”にそれぞれ設定される
。これにより、トランジスタＱｌｌがオン状態になって
トランジスタＱ１、Ｑ２の共通ソースが接地電圧ＶＳＳ
に接続される。さらに、ＣＭＯＳトランスミッションゲ
ート■０が導通して、ワード線ＷＬには行部分デコーダ
１１からのデコード出力が供給されるようになる。また
、トランジスタＱ２０がオフ状態となり、抵抗ＲＩＯが
ノードＮ３から切離され、この代わりにトランジスタＱ
１９がオン状態となってノードＮ３が電源電圧Ｖ。０に
接続される。この状態は通常のデータ読出し、書込みが
行なえる回路状態である。
なお、上記制御信号Ｔ、〒はメモリ外部から供給するこ
ともできるが、その場合には端子数が増加してメモリの
チップサイズが大型化してしまう。
ともできるが、その場合には端子数が増加してメモリの
チップサイズが大型化してしまう。
従って、チップサイズの大型化を伴わずに制御信号Ｔ１
〒を発生させることが必要であり、そのためにはヒユー
ズ等による記憶手段をメモリ内に形成し、テスト終了後
にこのヒユーズを電気的もしくはエネルギービームの照
射等の方法によって切断することにより制御信号Ｔを“
１°から“０“に、制御信号〒を“０”から“１”にそ
れぞれ変化させるようにしてもよい。
〒を発生させることが必要であり、そのためにはヒユー
ズ等による記憶手段をメモリ内に形成し、テスト終了後
にこのヒユーズを電気的もしくはエネルギービームの照
射等の方法によって切断することにより制御信号Ｔを“
１°から“０“に、制御信号〒を“０”から“１”にそ
れぞれ変化させるようにしてもよい。
第４図はこの発明の他の実施例に係るメモリの構成を示
す回路図である。なお、この場合にもメモリセルについ
ては、前記と同様に記憶ノードＮ１には等価抵抗Ｒｊが
、記憶ノードＮ２には等価抵抗Ｒｊ′がそれぞれ接続さ
れているものとする。
す回路図である。なお、この場合にもメモリセルについ
ては、前記と同様に記憶ノードＮ１には等価抵抗Ｒｊが
、記憶ノードＮ２には等価抵抗Ｒｊ′がそれぞれ接続さ
れているものとする。
上記第３図のメモリの場合、テスト時に全てのメモリセ
ル内のトランジスタＱ１、Ｑ２の共通ソースを“１”に
設定し、かつ全てのワード線ＷＬを“１′に設定するこ
とによってポーズ性の不良セルが存在するか否かを検出
していたが、この場合にはあるワード線ＷＬに接続され
ているたった１個のメモリセルが不良であってもそのチ
ップは不良品として破棄されてしまう。
ル内のトランジスタＱ１、Ｑ２の共通ソースを“１”に
設定し、かつ全てのワード線ＷＬを“１′に設定するこ
とによってポーズ性の不良セルが存在するか否かを検出
していたが、この場合にはあるワード線ＷＬに接続され
ているたった１個のメモリセルが不良であってもそのチ
ップは不良品として破棄されてしまう。
そこでこの第４図のメモリは、不良救済用の冗長メモリ
セル（図示せず）をワード線単位で予め用意しておき、
不良セルが存在するワード線を上記冗長用のワード線と
切替える機能を備えたメモリにこの発明を実施したもの
である。
セル（図示せず）をワード線単位で予め用意しておき、
不良セルが存在するワード線を上記冗長用のワード線と
切替える機能を備えたメモリにこの発明を実施したもの
である。
この実施例のメモリでは、前記メモリセルを構成するト
ランジスタＱ１、Ｑ２の共通ソースが、テスト時に′０
”にされる制御信号Ｔがゲートに供給されるＮチャネル
ＭＯＳトランジスタＱｌｌを介して接地電圧ＶＳＳに、
また上記制御信号Ｔがゲートに供給されるＰチャネルＭ
ＯＳトランジスタＱ１２を介して電源電圧ＶＣＣに接続
されている。
ランジスタＱ１、Ｑ２の共通ソースが、テスト時に′０
”にされる制御信号Ｔがゲートに供給されるＮチャネル
ＭＯＳトランジスタＱｌｌを介して接地電圧ＶＳＳに、
また上記制御信号Ｔがゲートに供給されるＰチャネルＭ
ＯＳトランジスタＱ１２を介して電源電圧ＶＣＣに接続
されている。
さらに、前記ワード線ＷＬは行部分デコーダ１１からの
デコード出力が直接供給されるようになっている。
デコード出力が直接供給されるようになっている。
このような構成のメモリにおいて、テスト時には制御信
号Ｔが“１″に、テが“０”にそれぞれ設定される。こ
の時、メモリセル内のトランジスタＱ１、Ｑ２の共通ソ
ースに接続されたトランジスタＱｌｌがオフ、トランジ
スタＱ１２がオン状態になり、各メモリセル内のトラン
ジスタＱ１、Ｑ２の共通ソースは電源電圧ＶＣＣに接続
される。この時、アドレス信号の論理が成立した一つの
行部分デコーダｌＯのデコード出力が供給されるワード
線ＷＬのみが１１″レベルに選択駆動され、この選択さ
れたワード線に接続されているメモリーセル内のトラン
ジスタＱ３、Ｑ４のみがそれぞれオン状態になる。従っ
て、この時に端子１５から出力される電圧Ｖ ｏｕｔは
、上記選択された１本のワード線に接続されたメモリセ
ルにのみ関係したものとなる。従って、この実施例の場
合には不良セルの検出をワード線単位で行なうことがで
きる。この結果、テスト時に不良セルが存在するワード
線を冗長用のワード線と切替えることにより、本来なら
ば不良品として破棄されていたメモリチップを救済する
ことができる。ただし、この実施例の場合にはワード線
の数だけテストサイクルが必要になり、テスト時間が第
３図のものよりは増大する。
号Ｔが“１″に、テが“０”にそれぞれ設定される。こ
の時、メモリセル内のトランジスタＱ１、Ｑ２の共通ソ
ースに接続されたトランジスタＱｌｌがオフ、トランジ
スタＱ１２がオン状態になり、各メモリセル内のトラン
ジスタＱ１、Ｑ２の共通ソースは電源電圧ＶＣＣに接続
される。この時、アドレス信号の論理が成立した一つの
行部分デコーダｌＯのデコード出力が供給されるワード
線ＷＬのみが１１″レベルに選択駆動され、この選択さ
れたワード線に接続されているメモリーセル内のトラン
ジスタＱ３、Ｑ４のみがそれぞれオン状態になる。従っ
て、この時に端子１５から出力される電圧Ｖ ｏｕｔは
、上記選択された１本のワード線に接続されたメモリセ
ルにのみ関係したものとなる。従って、この実施例の場
合には不良セルの検出をワード線単位で行なうことがで
きる。この結果、テスト時に不良セルが存在するワード
線を冗長用のワード線と切替えることにより、本来なら
ば不良品として破棄されていたメモリチップを救済する
ことができる。ただし、この実施例の場合にはワード線
の数だけテストサイクルが必要になり、テスト時間が第
３図のものよりは増大する。
［発明の効果］
以上説明したようにこの発明によれば、直接的にリーク
電流そのものの存在を検出するようにしたので、不良セ
ルの存在を容易に発見することができるスタティック型
ランダムアクセスメモリを提供することができる。
電流そのものの存在を検出するようにしたので、不良セ
ルの存在を容易に発見することができるスタティック型
ランダムアクセスメモリを提供することができる。
第１図はこの発明のメモリで使用されるメモリセルの構
成を示す回路図、第２図は上記第１図のメモリセルの一
部回路の等価回路図、第３図はこの発明の一実施例に係
るメモリの構成を示す回路図、第４図はこの発明の他の
実施例に係るメモリの構成を示す回路図、第５図は従来
のＥ／Ｒ型ＳＲＡＭセルの等価回路図、第６図はＥ／Ｒ
型ＳＲＡＭのメモリ容量と負荷用高抵抗の値との関係を
まとめて示す図、第７図は第５図に示す従来のＥ／Ｒ型
ＳＲＡＭセルの一部の等価回路図、第８図は第５図に示
す従来のＥ／Ｒ型ＳＲＡＭセルにおける各種抵抗の温度
特性を示す特性図である。 Ｑ１〜Ｑ４・・・ＮチャネルＭＯＳトランジスタ、Ｑｌ
ｌ、 Ｑ１７． ＱｌＢ・・・ＮチャネルＭＯＳトラン
ジスタ、Ｑ１２． ＱｌＢ、 Ｑ２０・・・Ｐチャネル
ＭＯＳトランジスタ、Ｒ１，Ｒ２・・・高抵抗、Ｆ・・
・フリップフロップ回路、Ｒｊ、Ｒｊ’・・・等価抵抗
、ＢＬ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、１
０． １４・・・ＣＭＯＳトランスミッションゲート、
ｌｌ・・・行部分デコーダ。 出願人代理人 弁理士 鈴江武彦 ｃｃ 第１図 第２図 〒 第３図 ｃｃ ＷＬ 第５図 第 ６１ス ｃｃ ｓｓ 第７図 −２０Ｔ１ ３０ −ａ ＆（’″Ｃ） 箪８図
成を示す回路図、第２図は上記第１図のメモリセルの一
部回路の等価回路図、第３図はこの発明の一実施例に係
るメモリの構成を示す回路図、第４図はこの発明の他の
実施例に係るメモリの構成を示す回路図、第５図は従来
のＥ／Ｒ型ＳＲＡＭセルの等価回路図、第６図はＥ／Ｒ
型ＳＲＡＭのメモリ容量と負荷用高抵抗の値との関係を
まとめて示す図、第７図は第５図に示す従来のＥ／Ｒ型
ＳＲＡＭセルの一部の等価回路図、第８図は第５図に示
す従来のＥ／Ｒ型ＳＲＡＭセルにおける各種抵抗の温度
特性を示す特性図である。 Ｑ１〜Ｑ４・・・ＮチャネルＭＯＳトランジスタ、Ｑｌ
ｌ、 Ｑ１７． ＱｌＢ・・・ＮチャネルＭＯＳトラン
ジスタ、Ｑ１２． ＱｌＢ、 Ｑ２０・・・Ｐチャネル
ＭＯＳトランジスタ、Ｒ１，Ｒ２・・・高抵抗、Ｆ・・
・フリップフロップ回路、Ｒｊ、Ｒｊ’・・・等価抵抗
、ＢＬ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、１
０． １４・・・ＣＭＯＳトランスミッションゲート、
ｌｌ・・・行部分デコーダ。 出願人代理人 弁理士 鈴江武彦 ｃｃ 第１図 第２図 〒 第３図 ｃｃ ＷＬ 第５図 第 ６１ス ｃｃ ｓｓ 第７図 −２０Ｔ１ ３０ −ａ ＆（’″Ｃ） 箪８図
Claims (6)
- （１）負荷素子として抵抗を用い駆動素子としてＭＯＳ
トランジスタを用いた２個のインバータからなり上記Ｍ
ＯＳトランジスタのソースが共通接続されこの共通ソー
スがこれらＭＯＳトランジスタが形成される基板と電位
的に分離されたフリップフロップ回路が設けられたメモ
リセルと、上記メモリセルを選択するワード線と、上記
メモリセルとの間でデータの授受が行われるビット線と
、テスト時に上記ＭＯＳトランジスタの共通ソースにこ
れらＭＯＳトランジスタが形成されている基板とは独立
して所定電圧を供給する電圧供給手段と、テスト時に上
記ビット線に流れる電流を検出する電流検出手段とを具
備したことを特徴とするスタティック型ランダムアクセ
スメモリ。 - （２）前記各共通ソースを全てのメモリセル間で共通接
続するようにした特許請求の範囲第１項に記載のスタテ
ィック型ランダムアクセスメモリ。 - （３）前記各共通ソースを同一のワード線で選択される
全てのメモリセル間で共通接続するようにした特許請求
の範囲第１項に記載のスタティック型ランダムアクセス
メモリ。 - （４）前記電圧供給手段が、テスト時に所定電圧が供給
されるノードと、このノードと前記ＭＯＳトランジスタ
の共通ソースとの間に挿入されテスト時にのみ導通する
スイッチ素子とから構成されている特許請求の範囲第１
項に記載のスタティック型ランダムアクセスメモリ。 - （５）前記電流検出手段が、前記ビット線と電源電圧が
供給されるノードとの間の経路の途中に挿入された抵抗
素子と、この抵抗素子の一端の電圧を出力する端子とか
ら構成されている特許請求の範囲第１項に記載のスタテ
ィック型ランダムアクセスメモリ。 - （６）テスト時に前記ノードに供給される所定電圧がそ
のメモリに供給される最高電圧と等しくされている特許
請求の範囲第４項に記載のスタティック型ランダムアク
セスメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325689A JPH01166391A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
| US07/288,183 US5132929A (en) | 1987-12-23 | 1988-12-22 | Static RAM including leakage current detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325689A JPH01166391A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166391A true JPH01166391A (ja) | 1989-06-30 |
| JPH0477400B2 JPH0477400B2 (ja) | 1992-12-08 |
Family
ID=18179617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325689A Granted JPH01166391A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPH01166391A (ja) |
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