JPH03237698A

JPH03237698A - 半導体メモリのテスト回路

Info

Publication number: JPH03237698A
Application number: JP2032923A
Authority: JP
Inventors: Satoshi Tamaoki; 智玉置
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-13
Filing date: 1990-02-13
Publication date: 1991-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリのテスト回路に関する。

〔従来の技術〕

最近、半導体メモリが高集積化するにつれて、すべての
メモリセルに“１”および“Ｏｎを書き込み読み出すテ
ストをするのに要するテスト時間も増加する。このテス
ト時間を短縮するためにテスト回路を使用するのが一般
的である。従来、この種のテスト回路は第３図に示すよ
うに、例えば被試験半導体メモリが４個の２５６にセル
アレイ６７Ａ〜Ｄからなる１Ｍビットメモリの場合に、
各メモリにアクセスするリードライトアンプ６１〜６４
、各メモリのテストすべきアドレスを選択するセレクタ
６５、書き込み読み出された“１”又はＯ”のテスト信
号の正否を判定する判定回路６６から構成される。さら
に第３図かられかるように、複数のリードライトアンプ
のデータを比較するために比較するリードライトアンプ
６１〜６４の数に対応するだけの数のリードライト信号
線６８〜７１を必要とし、４Ｍビット等の半導体メモリ
装置の容量の増加に伴うメモリセルの分割は１６分割が
一般的で、このような分割数の増加によってリードライ
トデータ信号線の本数がさらに増加していた。なお、リ
ードライト信号線の本数を減少させる方法として、一本
のリードライトデータ信号線に複数のリードライトアン
プを接続してリードライトデータ信号線の本数の低減を
計りても、同時に比較できるデータの数が減り、メモリ
装置全体のテスト時間が増加して本来のテスト時間翅縮
の効果が得られなかった。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリのテスト回路では、リード
ライトアンプの数に対応するだけの数のリードライト信
号線を必要とするので、メモリセルの分割数の増加によ
ってリードライトデータ信号線の本数が増加し半導体メ
モリ装置のチップ面積が増加する欠点がある。また、一
本のリードライトデータ信号線に複数のリードライトア
ンプを接続してもメモリ装置全体のテスト時間を増加さ
せてしまうという欠点を有していた。

〔課題を解決するための手段〕

本発明の半導体メモリのテスト回路はＮ（Ｎは整数）個
に分割されたメモリセルのそれぞれに対応して設けられ
、一本のリードライトデータ線に共通接続される端子な
らびに読み出し出力端子を有するリードライトアンプと
、１個の外部入力端子からＰチャネルトランジスタを介
して接続される第１および第２のプリチャージ信号線と
、前記外部入力端子からＮチャネルトランジスタを介し
て接続される第１および第２のプリチャージ抜き信号線
と、前記第１のプリチャージ信号線にソース電極を共通
接続し前記第１のプリチャージ抜き信号線にドレイン電
極を共通接続し前記読み出し出力端子のそれぞれにゲー
ト電極を接続したＮ個のプリチャージ抜き用トランジス
タと、前記第２のプリチャージ信号線にソース電極を共
通接続し前記第２のプリチャージ抜き信号線にドレイン
電極を共通接続し前記読み出し出力端子のそれぞれから
インバータを介した出力端にゲート電極を接続したＮ個
のプリチャージ抜き用トランジスタと、前記第１および
第２のプリチャージ信号線から出力される２つの信号の
一致不一致を検出する比較判定回路とを有する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明の第１の実施例の回路図である。

第１図において、活性化信号入力端子１０１はテスト回
路の活性化信号線１００の一端に接続され、活性化信号
線１００の他端は電源にソースを接続したＰチャネルト
ランジスタ２１．２２のゲートと、ドレインを接地され
たＮチャネルトランジスタ２３．２４のゲートに接続さ
れている。Ｐチャネルトランジスタ２１．２２のドレイ
ンはそれぞれ一対のプリチャージ信号線１１０，１２０
に接続されている。プリチャージ信号線１１０の他端は
、インバータゲート３２の入力端と、一致判定用ＮＯＲ
ゲート３１の入力端に接続されている。

また、他方のプリチャージ信号線１２０は一致判定用Ｎ
ＯＲゲート３１の他の入力端に接続されている。一致判
定用ＮＯＲゲート３１の出力端は、テスト判定信号線２
１０を介してテスト判定信号出力端２１１に接続されて
いる。また、テストデータ出力インバータ３２の出力端
２２１に接続されている。

一方リード、ライトデータ信号線２００は一端をリード
ライトデータ信号入出力端２０１に接続され、他端をリ
ードライトアンプ１〜Ｎ各入出力端に共通に接続されて
いる。また、リードライトアンプ１〜Ｎの他方の端子は
テストデータ信号線３１０〜３ＮＯを介してプリチャー
ジ抜きトランジスタ４１〜４Ｎのゲートおよびインバー
タ１■〜１Ｎの入力端に接続されている。インバータ１
１〜ＩＮの出力端はテストデータ反転信号線３１１〜３
Ｎ１を介してプリチャージ抜きトランジスタ５１〜５Ｎ
のゲートに接続されている。プリチャージ抜きトランジ
スタ４１〜４Ｎのソースおよびドレインはそれぞれプリ
チャージ信号線１２０とプリチャージ抜き信号線４０１
とに共通接続され、このプリチャージ抜き信号線４０１
の他端はＮチャネルトランジスタ２４のソースに接続さ
れている。同様に、プリチャージ抜きトランジスタ５１
〜５Ｎのソースおよびドレインはそれぞれプリチャージ
信号線１１０とプリチャージ抜き信号線４０２に接続さ
れている。また、プリチャージ抜き信号線４０２の他端
は、Ｎチャネルトランジスタ２３のソースに接続されて
いる。なお、リードライトアンプ１〜Ｎの先には被テス
ト用のＮ個に分割されたメモリアレイ（図示せず〉が接
続されている。

次に本実施例の動作を説明する。

前述のごとくこのテスト回路は、複数に分割されたメモ
リセルに同一のデータをリードライトアンプを介して書
き込み、読み出されたデータの一致を検出して正（Ｐａ
ｓｓ）不一致を検出して否（Ｆａｉｌ）を判定する回路
である。リードライト信号線は活性化信号線１００とリ
ードライトデータ線２００の２本のみであり、信号の比
較判定は判定回路６０で行われる。まず、テスト回路を
未使用時には、活性化信号’４１１００をロウレベルに
保持し、プリチャージ信号線１２０．１１０を“°ハイ
”にプリチャージする。次にテスト回路を使用する際に
は、リードライトアンプ１〜Ｎがデータを出力保持して
活性化信号１００を°“ハイ”に保持する。この時、す
べてのリードライトアンプｌ〜Ｎの出力データが同一の
場合には、２本のプリチャージ信号線１２０，１１０の
内一方のみが′″ロウ″なり、一致判定用のＮＯＲゲー
ト３１の出力は゛ロウ″となり、この出力をテスト判定
信号出力端から出力される。この際のリードライトアン
プの出力データの反転データがインバータ３２より出力
される。例えば、リードライトアンプ１〜Ｎの出力デー
タが“ハイ”の場合に、プリチャージ抜きトランジスタ
４１〜４Ｎのすべてがオンとなり、プリチャージ信号線
１２０は“ロウ”となり、他方プリチャージ抜きトラン
ジスタ５１〜５Ｎのすべては、オフとなって、プリチャ
ージ信号線１１０は“ハイ”となる。この時のＮＯＲゲ
ート３２のデータは“ロウ”でパス（Ｐａｓｓ）を示し
、インバータ３１の出力は“ロウ″を示す。リードライ
トアンプの出力データが“ロウ”の時も同様にプリチャ
ージ信号線１２０は“ハイ”となり、プリチャージ信号
線１１０は“ロウ”、テスト判定信号２１０は“ロウ”
を示し、バスである。

これに対して、リードライトアンプ１〜Ｎの出力データ
が異なる場合を説明する。例えば、リードライトアンプ
Ｋ　（１＜Ｋ＜Ｎ）のデータのみが“ロウ゛でその他が
ハイの場合にはリードライトアンプにのデータが°゛ロ
ウ″あることから、プリチャージ抜きトランジスタ４に
はオフとなり、プリチャージ抜きトランジスタ５にはオ
ンとなることによって、プリチャージ信号線１１０は“
ロウ”に保持される。リードライトアンプに以外のリー
ドライトアンプはプリチャージ抜きトランジスタ４１〜
４Ｎがオンとなりプリチャージ抜きトランジスタ５１〜
５Ｎはオフとなってプリチャージ信号１１１２０も“ロ
ウ１に保持される。一致判定用ＮＯＲゲート３１の入力
端はいずれも“ロウ”となりテスト判定信号線２１０は
“ハイ”となりフェイル（Ｆａｉｌ）を示す。このよう
にリードライトデータ信号１１２００の一本とし、あら
かじめ“ハイ”にプリチャージされた２本のプリチャー
ジ信号線の電位を複数のリードライトアンプから出力さ
れるデータによって接地し、この２本のプリチャージ信
号線を比較することによって複数個のメモリアレイを並
行してテストし正否を判定することができる。

次に本発明の第２の実施例を第２図の回路図により説明
する。第１図と第２図とを比較するとわかるように、第
２の実施例はプリチャージ抜き信号線４０２，４０１を
共通化しているので、回路を単純化しチップ面積を縮少
している。

〔発明の効果〕

以上説明したように、本発明は、複数の分割されたメモ
リアレイのそれぞれに対応するリードライトアンプの数
によらずリードライトデータ信号線の一本と改良された
判定回路とにより、すべてのリードライトアンプのデー
タの一致、不一致を検出することができる。したがって
半導体メモリのテスト回路のチップ面積を低減できる効
果がある。さらに半導体メモリ装置のテスト時間を短縮
する効果もある。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の回路図、第２図は本
発明の第２の実施例の回路図、第３図は従来の半導体メ
モリのテスト回路のブロック図である。１〜ｎ、６１〜６４・・・リードライトアンプ、１１〜
１ｎ、３２・・・インバータ、２１．２２−Ｐチャネル
トランジスタ、２３．２４・・・Ｎチャネルトランジス
タ、３１・・・ＮＯＲゲート、４１〜４ｎ、５１〜５ｎ
・・・プリチャージ抜きトランジスタ、６５・・・セレ
クタ、６０．６６・・・判定回路、６７Ａ〜６７Ｄ・・
・２５６にセルアレイ、６８〜７１・・・リードライト
信号線、１００・・・活性化信号線、１０１・・・活性
化信号入力端、１１０．１２０・・・プリチャージ信号
線、２００・・・リードライトデータ信号線、２０１・
・・リードライト信号入力端、２１０・・・テスト判定
信号線、２１１・・・テスト判定信号出力端、２２０・
・・テストデータ信号線、２２１・・・テストデータ信
号出力端、３１０〜３ｎｏ・・・テストデータ信号線、
３１１〜３工１１・・・テストデータ反転信号線、４０
１，４０２・・・プリチャージ抜き信号線。

Claims

【特許請求の範囲】１、Ｎ（Ｎは整数）個に分割されたメモリセルのそれぞ
れに対応して設けられ、一本のリードライトデータ線に
共通接続される端子ならびに読み出し出力端子を有する
リードライトアンプと、１個の外部入力端子からＰチャ
ネルトランジスタを介して接続される第１および第２の
プリチャージ信号線と、前記外部入力端子からＮチャネ
ルトランジスタを介して接続される第１および第２のプ
リチャージ抜き信号線と、前記第１のプリチャージ信号
線にソース電極を共通接続し前記第１のプリチャージ抜
き信号線にドレイン電極を共通接続し前記読み出し出力
端子のそれぞれにゲート電極を接続したＮ個のプリチャ
ージ抜き用トランジスタと、前記第２のプリチャージ信
号線にソース電極を共通接続し前記第２のプリチャージ
抜き信号線にドレイン電極を共通接続し前記読み出し出
力端子のそれぞれからインバータを介した出力端にゲー
ト電極を接続したＮ個のプリチャージ抜き用トランジス
タと、前記第１および第２のプリチャージ信号線から出
力される２つの信号の一致不一致を検出する比較判定回
路とを有することを特徴とする半導体メモリのテスト回
路。２、前記第１および第２のプリチャージ抜き信号線を共
通化して一本としたことを特徴とする請求項１記載の半
導体メモリのテスト回路。