JPH03237808A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル１８号処理装置に関し、特にリミ
ッタ／コンプレッサやノイズゲートなどの信号圧縮伸張
を行うディジタル信号処理装置に関する。

〔従来の技術］ 従来のこの種のディジタル信号処理装置として、同一出
願人による「ディジタル信号処理装置」が平成１年４月
１８日に出願されている（特願昭６４−９８１２５号）
。

この出願におけるディジタル信号処理装置の一実施例は
、第１２図に示すように、遅延回路８１゜整流平滑回路
８２、ループフィルタ８３、処理部８４．８５とから構
成されている。個々の回路の構成については、同一符号
を付して後述するので、ここでは概略を説明する。

例えば、楽音信号の入力ディジタル信号は、遅延回路８
１および整流平滑回路８２に供給される。

整流平滑回路８２に供給された入力ディジタル信号は、
ここで整流平滑され、ループフィルタ８３に供給される
。ループフィルタ８３は、整流平滑回路８２の出力が滑
らかに変化するように処理して処理部８４に出力する。

処理部８４は、処理部８５を制御するパラメータを生成
する。

処理部８５には、遅延回路８１で遅延した入力ディジタ
ル信号が供給されており、処理部８５は、処理部８４か
ら供給されるパラメータに従って入力ディジタル信号を
処理し、出力する。これにより、急激なレベルの伸張を
伴う信号処理においても自然な時定数が得られるように
している。

この第１２図に示すように、従来のディジタル４５号処
理装置では、処理系のループフィルタとしてはループフ
ィルタ８３の１つだけが用いられていた。

［発明が解決しようとする課題］ 第１２図に示すループフィルタを１つ用いた構成による
と、急激なレベルの伸張を伴う信号処理において、ルー
プフィルタ８３の出力の変化がわずかであっても、その
出力が処理部８４の急激な変化点の前後である場合は、
処理部８４の出力パラメータが滑らかに変化しないため
に、聴感上不自然な信号が出力されるという問題点があ
る。

本発明は、上記の問題点に鑑みてなされたもので、急激
なレベルの伸張を伴う信号処理において自然な時定数を
得ることを目的とする。

［課題を解決するための手段］ この目的を達成するために、本発明のディジタル信号処
理装置は、入力信号を整流する整流手段と、整流手段の
出力を所定の時定数で平滑する第１のフィルタ手段と、
入力信号を所定のパラメータで処理する第１の処理手段
と、処理手段の出力を所定の時定数で平滑する第２のフ
ィルタ手段と、入力信号を所定時間遅延する遅延手段と
、遅延手段の出力を第２のフィルタ手段の出力に対応し
て処理する第２の処理手段とを設けるように構成されて
いる。

［作用］ 上記構成のディジタル（ｇ予処理装置においては、第１
のフィルタ手段で例えばローパスフィルタを構成し、入
力レベルのレベルを検出するのに最適な時定数を設定す
る。第１のフィルタ手段の出力が所定のパラメータで第
１の処理手段により処理される。第２のフィルタ手段に
より、パラメータの変化を調整するのに最適な時定数が
設定されている。従って、パラメータが変化した場合に
、第１のループフィルタで設定した適度な時定数とは無
関係にゲインが急激に変化するのを防止し、設定した時
定数に対応してゲインを滑らかに追従させて、自然な楽
音信号を得ることができる。

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第２図は、本発明によるディジタル信号処理装置を応用
したオーディオ信号処理装置のブロック図である。

端子１１より入力されたディジタル信号は受信部１２に
おいて例えばＮＲＺ信号に復調される。

所謂セルフクロック方式の場合、受信部１２は受信デー
タからクロック成分を抽出し、ＰＬＬ１ｉ路１３に供給
する。ＰＬＬ回路１３はこの入力されたクロックに同期
して連続するクロックパルスを生成し、受信部１２に供
給する。受信部１２はこのクロックパルスに同期して復
調を行い、復調したデータをディジタルシグナルプロセ
ッサ（ＤＳＰ）１４Ｌ１．１４Ｒ１の入力端子ａ１に供
給する（この実施例の場合他の入力端子ａ２は使用され
ていない）。ＤＳＰ１４Ｌ１は左右ステレオ信号のうち
左チャンネルのオーディオ信号を、ＤＳＰ１４Ｒ１は右
チャンネルのオーディオ信号を、例えばＦＩＲディジタ
ルフィルタ演算することにより各々イコライザ処理し、
端子Ｃより出力する。

ＤＳＰ１４Ｌ２と１４Ｒ２の入力端子ａ１には、受信部
１２からの出力データがそのまま入力され、また入力端
子ａ２には、前段のＤＳＰ１４ＬＩＳ　１４Ｒ１の出力
端子Ｃからの出力データが各々入力されるようになって
いる。ＤＳＰ１４Ｌ２と１４Ｒ２は、各々左右チャンネ
ルの信号をリミッタ処理／コンプレッサ処理および／ま
たはノイズゲート処理して出力端子Ｃより出力する。こ
れらのＤＳＰ１４Ｌ２．１４Ｒ２より出力されたデータ
は送信部２０に入力され、再び伝送に適した所定のフォ
ーマットに変調（例えばパイフェイズ変Ｎ）され、端子
２１より図示せぬ回路（例えばディジタルアンプ）にシ
リアルに出力される。

受信部１２はＤＳＰ１４Ｌ１乃至１４Ｒ２と送信部２０
に、処理に必要なシステムクロックＸＣＬに１　　同期
信号５ＹＮＣ等を供給する。

操作部１５は複数の押釦スイッチ（図示せず）を有して
おり、所望のイコライザ特性やリミッタ／コンプレッサ
特性、あるいはノイズゲート特性を得るために操作され
る。ＣＰＵ１７はこの操作に対応した表示をＣＲＴ、　
　ランプ、ＬＥＤ等よりなる表示部１６に表示させると
ともに、ＲＯＭｌ８から所定のプログラムを読み出し、
指定された特性を実現させるべくＤＳＰ１４Ｌ１乃至１
４Ｒ２に種々の制御信号を出力し、それらを制御する。

このときＲＡＭ１９に必要なデータが記憶され、また読
み出される。

この第２図に示すＤＳＰ１４Ｌ１　（１４Ｒ１）および
ＤＳＰ１４Ｌ２　（１４Ｒ２）は、第１図に示すように
ｔｆＩｌ威される。

第１図において、第２図に示す前段のＤＳＰ　１４Ｌ１
（１４Ｒ１）が遅延回路８１として、また第２図に示す
後段のＤＳＰ１４Ｌ２　（１４Ｒ２）が整流平滑回路８
２、ループフィルタ８３．８６、処理部８４．８５から
なる処理回路として、各々動作する。

整流平滑回路８２は例えば第３図に示すように、絶対値
回路（ＡＢＳ）１２１と、２つの入力のうち大きい方を
選択するスイッチ１２２．１２３．１２４と、入力され
た信号に所定の係数ＣＣ（０＜ＣＣ＜１）を乗算する乗
算器１２５．１２６．１２７と、１サンプリング期間だ
けデータを遅延する遅延回路（Ｔｓ）１２８．１２９．
１３０と、入力された信号に所定の係数（１−ＣＣ）を
乗算する乗算器１３１．１３２と、加算回路１３３．１
３４により構成される。

絶対値回路１２１は入力信号ｘｉｎの絶対値を検出し、
出力する。検出された絶対値レベルはスイッチ１２２の
一方の入力端子に供給される。スイッチ１２２の他方の
入力端子には、スイッチ１２２により選択され、遅延回
路１２８により１サンプリング期間だけ遅延されたデー
タが、乗算器１２５により係数ＣＣが乗算された後、入
力されている。スイッチ１２２は２つの入力のうち大き
い方を選択し、出力する。この選択出力が遅延回路１２
８と乗算器１２５を介して再びスイッチ１２２の他方の
入力端子に供給されるとともに、乗算器１３１により係
数（１−ＣＣ）が乗算された後、加算回路１３３に入力
される。

加算回路１３３にはまた、スイッチ１２３の出力が遅延
回路１２９と乗算器１２６を介して入力されている。加
算回路１３３は２つの入力を加算してスイッチ１２３の
一方の入力端子に供給する。

スイッチ１２３の他方の入力端子には絶対値回路１２１
の出力が供給されている。スイッチ１２３は２つの入力
のうち大きい方を選択、出力する。

スイッチ１２３の出力は遅延回路１２９と乗算器１２６
を介して再び加算回路１３３に供給されるとともに、乗
算器１３２を介して加算回路１３４に入力される。加算
回路１３４にはまた、スイッチ１２４の出力が遅延回路
１３０と乗算器１２７を介して入力されている。加算回
路１３４は２つの入力を加算してスイッチ１２４の一方
の入力端子に供給する。スイッチ１２４の他方の入力端
子には絶対値回路１２１の出力が供給されており、スイ
ッチ１２４は２つの人力のうち大きい方を選択して出力
する。

このようにスイッチ１２２乃至１２４、遅延回路１２８
乃至１３０１　乗算器１２５乃至１２７からなる回路が
３段に縦続接続されて、整流平滑回路８２が構成されて
いる。

整流平滑回路８２は後述するリリース時間を比較的長い
時間に設定するものであり、原理的には１段でもよいが
、１段ではリリース時間を充分確保することが困難であ
る。

ループフィルタ８３は、例えば第４図に示すように、デ
ータを１サンプリング期間だけ遅延させる遅延回路（Ｔ
ｓ）９１．９３，９５．９７と、入力されたデータに所
定の係数Ｂ　（０）、Ｂ　（１）、Ｂｌ　（０）、Ｂｌ
　（１）、Ｂ２　（０）、Ｂ２（１）を各々乗算して出
力する乗算器１０１，１０２．１０４，１０５，１１４
．１１５と、入力されたデータに、所定の係数Ａ（１）
、Ａｌ　（１）、Ａ２　（１）を各々乗算して出力する
乗算器１０７゜１０９．１１９と、入力されたデータを
加算する加算器１１１乃至１１３とよりなるＩＩＲフィ
ルタにより構成される。

入力されたデータは乗算器１０１を介して、また遅延回
路９１と乗算器１０２を介して各々加算器１１１に入力
される。加算器１１１にはまた、その出力が遅延回路９
３と乗算器１０７を介して入力されている。加１１．器
１１１はこれらの入力を加算して出力する。

加算器１１１の出力データは、乗）［１０４を介して、
また遅延回路９３と乗算Ｍ１０５を介して各々加算器１
１２に入力される。加算器１１２にはまた、その出力が
遅延回路９５と乗算器１０９を介して入力されている。

加算器１１２はこれらの入力を加算して出力する。

加算器１１２の出力データは、乗算器１１４を介して、
ま、た遅延回路９５と乗算器１１５を介して各々加算器
１１３に入力される。加算器１１３にはまた、その出力
が遅延回路９７と乗算器１１９を介して入力されている
。加算器１１３はこれらの入力を加算して出力する。

このようにループフィルタ８３は３段のステージにより
構成されている。

ループフィルタ８６は、例えば第５図に示すように、デ
ータを１サンプリング期間だけ遅延させる遅延回路（Ｔ
ｓ）３９１，３９３．３９５と、入力されたデータに所
定の係数Ｂ　（０）、Ｂ（１）、Ｂｌ（０）、Ｂｌ　（
１）を各々乗算して出力する乗算Ｍ３０１．３０２，３
０４，３０５と、入力されたデータに、所定の係数Ａ　
＜１）、Ａｌ’（１）を各々乗算して出力する乗算器３
０７．３０９と、入力されたデータを加算する加算器３
１１゜３１２とよりなるＩＩＲフィルタにより構成され
る。

入力されたデータは乗算器３０１を介して、また遅延回
路３９１と乗算器３０２を介して各々加算器３１１に入
力される。加算器３１１にはまた、その出力が遅延回路
３９３と乗ｊＥ！３０７を介して入力されている。加算
！３１１はこれらの入力を加算して出力する。

加算器３１１の出力データは、乗算器３０４を介して、
また遅延回路３９３と乗算器３０５を介して各々加Ｘ器
３１２に入力される。加算器３１２にはまた、その出力
が遅延回路３９５と乗算器３０９を介して入力されてい
る。加算器３１２はこれらの入力を加算して出力する。

このようにループフィルタ８６は２段のステージにより
構成されている。ループフィルタ８６は、第６図に示す
ように、入力信号がゲインｇ１からｇ２に急激にレベル
変化する場合にも、その出力は滑らかに変化する特性と
なる。

さらに処理部８４と８５は例えば第７図に示すように構
成される。

処理部８４においては、コンパレータ（ＣＯＭＰ）４２
は、ループフィルタ８３の出力と内蔵する基準レベルＬ
ｌ（第８図参照）とを比較し、ループフィルタ８３の出
力が基準レベルＬ１よりも小さいとき、スイッチ４３を
図中左側の接点に切り換え、大きいとき右側の接点に切
り換える。スイッチ４３の２接点には、それぞれ係数回
路４８（係数ｋｏ）および４９（係数ｋｌ）が接続され
ており、スイッチ４３を図中左側の接点に切り換えるこ
とで係数回路４８の係数ｋＯ（例えば、ｋｏ＝ｏ）が、
右側の接点に切り換えることで係数回路４９の係数ｋｌ
が、それぞれ乗算Ｎ４７に供給される。

ループフィルタ８３の出力は減算回路４４にも供給され
ている。減算回路４４はループフィルタ８３の出力と基
準レベル発生回路（ＲＥＦ）４５が出力する基準レベル
Ｌｔｈｔ（＝Ｌ１）　（第８図参照）との差（Δ）を算
出して乗算器４６および乗算器１４１に供給する。乗算
器１４１は、差（Δ）に係数ｋａ（例えばｋ　ａ　＝　
１　／　２．１／４．１／８、・・・）を乗算した後に
、加算回路１４２に供給する。また、乗算器４６は入力
された差（△）を２乗する。加算回路１４２は乗算Ｍ１
４１からの入力（ｋａΔ）と乗算器４６からの入力（Δ
２）とを加算して乗算器４７に供給している。従って乗
算１Ｍ４７は加算回路１４２の出力（ｋａΔ＋Δ２）に
係数ｋＯ又はに１を乗算して、出力する。

乗算器４７の出力は除算器３７において、入力レベルＬ
ｉｎで除され、 （ＫａΔ＋Δ”）／Ｌｉｎ とされ、減算回路３８に供給される。減算回路３８は係
数回路３９からの単一ゲイン係数ｌと除算器３７の出力
の差を算出してループフィルタ８６に供給する。

処理部８５においては、遅延回路８１の出力が増幅器１
５１により利得係数ｇだけ乗算された後、乗算回路３４
に供給され、ループフィルタ８６の出力（パラメータ）
でリミッタ／コンプレッサ特性を与えられる。オーバー
フロー検出回路１５２は入力された４３号のレベルが所
定値未満のとき、その信号をそのまま出力し、所定値以
上になったとき（オーバーフローしたとき）、所定の値
を出力する。

このようにして第１図の構成により第８図に示すα、β
領域の出力特性が得られる。

またさらに処理部８４と８５は例えば第１０図に示すよ
うに構成することができる。

処理部８４においては、コンパレータ（ＣＯＭ　Ｐ）４
０２は、ループフィルタ８３の出力と内蔵する基準レベ
ルＬｏ（第８図参照）とを比較し、ループフィルタ８３
の出力が基準レベルＬｏよりも大きいとき、スイッチ４
０９を図中左側の接点に切り換え、小さいとき右側の接
点に切り換える。スイッチ４０９の２接点には、それぞ
れ係数回路４１０（係数ｍｏ）および４１１（係数ｍｘ
）が接続されており、スイッチ４０９を図中左側の接点
に切り換えることで係数回路４１０の係数ｍ　ｏ　（例
えばｍｏ”Ｏ）が、右側の接点に切り換えることで係数
回路４１１の係数ｍ１が、それぞれ乗算Ｎ４０８に供給
される。

ループフィルタ８３の出力は減算回路４０３にも供給さ
れている。減算回路４０３は基準レベル発生回路（ＲＥ
Ｆ）４０４が出力する基準レベルＬｔｈｇ（Ｌｏに対応
）（第８図参照）とループフィルタ８３の出力との差（
δ）を算出して乗算Ｎ４０５および乗算器４０６に供給
する。乗算器４０６は、差（δ）に係数ｍａ（例えばｍ
　ａ　＝　１　／　２　、１　／　４　、１　／８、・
・・）を乗算した後に、加算回路４０７に供給する。ま
た、乗算器４０５は入力された差（δ）を２乗する。加
算回路４０７は乗算器４０６からの入力（ｍａδ）と乗
算器４０５からの入力（δ２）とを加算して乗算器４０
８に供給している。従って、乗算器４０８は加算回路４
０７の出力（ｍａδ＋δ２）に係数ｍ０又はｍ！を乗算
して、出力する。

減算回路４１２は係数回路４１３からの単一ゲイン係数
１と乗算器４０８の出力との差を算出してループフィル
タ８６に供給する。

第８図において、領域７は信号非通過傾板　領域βは直
線額板　領域αは非線形領域である。領域７では、入力
信号のレベルがレベルＬＯより小さいのでノイズとして
扱い、出力がゲートされる。

領域βは、レベルＬＯとＬｌの間のレベルの入力信号を
線形に増幅する領域である。領域αは、レベルＬ１より
大きいレベルの入力信号を非線形に増幅する領域であり
、入力信号はコンプレス又はリミットされる。

入力されるのが楽音信号である場合、そのレベルは時々
刻々と変化する。従ってこの入力レベルの変化に対応し
てリミッタ／コンプレッサ特性あるいはノイズゲート特
性を時々刻々と変化させると、音質が本来のものと異な
ったものになってしまう。そこで所定の一定時間の間は
特性を変化させないようにしておくのが好ましい。

一般に人は楽音信号が急激に大きくなる変化に対しては
敏感であるが、急激に小さくなる変化に対しては鈍感で
ある。従って常に予め定めた一定の時間だけ特性を一定
に保持しておくと、急激に大きくなる音声信号が不自然
に聞えるので、急激に大きくなる変化に対しては、比較
的短い時間で特性を変化させ、急激に小さくなる変化に
対しては比較的長い時間特性を一定にしておくのが好ま
しい。

ループフィルタ８３（第１のフィルタ手段）は、レベル
の平滑化を行い、また、遅延回路８１とともにアタック
時間゛を比較的短い時間に設定するために挿入されたも
のである。整流平滑回路８２（！１流手段）より、例え
ば第９ｉ！Ｉ（ａ）に示すような信号が入力された場合
（便宜上信号はアナログ的に表されている）、ローパス
フィルタとして機能するループフィルタ８３の出力は同
図（ｂ）に示すようになる。すなわち、レベルの急激な
変化が平滑され、緩やかな変化となる。

このように、ループフィルタ８３で調整された信号のレ
ベルをコンパレータ４２で検出し、その検出結果に対応
して決定された係数ｋＯ，に１等のパラメータに従って
、そのまま処理部８５（ｊ１２の処理手段）で信号処理
を行うと、第９図（ｂ）に示すように、ループフィルタ
８３の出力のｗ頭部は平滑されている（正しいレベルを
反映していない）ので、誤った信号処理が行われること
になる。

そこで第９図（ｃ）に示すように、遅延回路８１（遅延
手段）により入力信号を所定時間Ｔだけ遅延させる。こ
の遅延時間Ｔは、第９図（ｂ）に示す平滑された波形が
消滅するのに充分な時間に設定しである。その結果処理
部８５において人カイ８号を処理するタイミングにおい
て、平滑された波形は消滅していることになり、誤った
信号処理が防止されるとともに、急激なレベルの上昇に
対応してアタック時間を短くすることができる。

一方、処理部８４（第１の処理手段）においては、入力
信号のレベルがＬｌより小さいとき、係数ｋｏ　（＝０
）が選択される。その結果、入力４８号のレベルがし１
以下のとき、処理部８４の出力は零となる。すなわち、
処理部８４の出力は微視的に考察すると不連続になる。

これを補正するためループフィルタ８６（第２のフィル
タ手段）が設けられている。

すなわち、ループフィルタ８６は、第６図に示したよう
に、レベルが急激に小さくなる変化に対応して、その変
化を遅くする機能を有している。

すなわちこの回路は信号を積分する特性を有している。

その結果、処理部８４の出力の低レベル近傍における不
連続部が連続的な信号に補正されて処理部８５に出力さ
れる。

つまり、ループフィルタ８３は入力信号のレベル変化調
整のための時定数を設定し、ループフィルタ８６はゲイ
ンパラメータ調整のための時定数を設定する。これによ
って急激なレベルの伸張を伴うノイズゲートのような信
号処理において、自然な楽音信号が得られる。

以上の説明では、整流手段として、第３図のように絶対
値回路とピーク検出回路によるピーク平滑回路を説明し
たが、これにかぎるものでなく、第１１図に示すように
第１のループフィルタ５００を平滑回路に兼用するよう
にしてもよく、この場合、立下がり時定数（リリース）
設定の回路は、ループフィルタ５００の出力側に設ける
ことができる。

即ち、整流手段は、平滑回路を含んだもののみならず、
平滑回路を含まないものでもよい。

［発明の効果］ 以上のように、本発明のディジタル信号処理装置によれ
ば、第１のフィルタ手段でローパスフィルタを構成し、
入力レベルの検出に最適な時定数を設定し、さらに第２
のフィルタ手段でパラメータの変化を補正するのに最適
な時定数を設定するようにしたので、パラメータが変化
した場合に、第１のフィルタ手段で設定した適度な時定
数とは無関係にゲインが急激に変化するのを防止し、最
適な時定数に対応してゲインを滑らかに変化させ、自然
な楽音信号を得ることが可能となる。

【図面の簡単な説明】

第１図は、本発明によるディジタル信号処理装置の一実
施例の構成を示すブロック図、第２図は、本発明による
ディジタル信号処理装置をオーディオ信号処理装置に用
いた例を示すブロック図、第３図および第１１図は、第
１図に示す整流平滑回路の回路構成を説明するブロック
図、第４図および第５図は、本発明によるディジタル信
号処理装置の一実施例のループフィルタを説明するブロ
ック図、第６図は、本発明によるディジタル信号処理装
置の一実施例のループフィルタの特性図、第７図及び第
１０図は、第１図に示す処理部の回路構成を説明するブ
ロック図、第８図は、本発明によるディジタル信号処理
装置の一実施例の入出力特性図、第９図は、本発明によ
るディジタル信号処理装置の一実施例のループフィルタ
と遅延回路の動作を説明する波形図、第１２図は、従来
のディジタル信号処理装置の一例の構成を示すプロツり
図である。 ８１，１２８乃至１３０，９１．９３．９５゜９７．３
９１，３９３．３９５・・・遅延回路、８２・・・整流
平滑回路、８３・・・ループフィルタ、８４゜８５・・
・処理部、８６・・・ループフィルタ、１０１゜１０２
．１０４，１０５，１０７，１０９，１１４．１１５，
１１９．１２５乃至１２７，１３１゜１３２．１４１，
１４７，３０１，３０２，３０４．３０５，３０７，３
０９・・・乗算器、１１１乃至１１３，３１１，３１２
・・−加算器、１２１・・・絶対値回路、１２２乃至１
２４・・・スイッチ、１３３゜１３４．１４２・・・加
算回路、１５１・・・増幅器、１５２・・・オーバーフ
ロー検出回路。

Claims (1)

【特許請求の範囲】
1. 入力信号を整流する整流手段と、前記整流手段の出力を
   所定の時定数で平滑する第１のフィルタ手段と、前記入
   力信号を所定のパラメータで処理する第１の処理手段と
   、前記処理手段の出力を所定の時定数で平滑する第２の
   フィルタ手段と、前記入力信号を所定時間遅延する遅延
   手段と、前記遅延手段の出力を前記第２のフィルタ手段
   の出力に対応して処理する第２の処理手段とからなるデ
   ィジタル信号処理装置。