JPH02277309A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えばＰＣＭオーディオ信号等のディジタルオ
ーディオ信号をリミッタ処理、あるいはコンプレッサ処
理する場合に用いて好適なディジタル信号処理装置に関
する。

〔従来の技術〕

従来オーディオ信号はアナログ的に記録再生されていた
が、近年コンパクトディスク、８ミリＶＴＲ，Ｒ−ＤＡ
Ｔといった装置が普及し、これらの装置においてはオー
ディオ信号がディジタル的に記録再生されるので、より
高品質の音を楽しむことができるようになってきた。

〔発明が解決しようとする課題〕

しかしながらこれらの装置においても、オーディオ信号
を例えばリミッタ処理したり、コンプレッサ処理する場
合、これをアナログ的に行っていた。従って信号が劣化
し、ディジタル的に信号を記録再生するといった本来の
機能が損なわれる欠点があった。

そこで本発明はディジタル的に信号処理するようにし、
もって信号の劣化を防止するものである。

〔課題を解決するための手段〕

本発明の１つのディジタル信号処理装置は、入力信号の
レベルを所定の基準レベルと比較する比較手段と、入力
信号のレベルが基準レベルより大きいとき、入力信号の
レベルと基準レベルとの差に関する関数を演算する演算
手段と、入力信号の極性を判別する判別手段と、判別手
段の出力に対応して、入力信号と演算手段の出力とを加
算又は減算する加減算手段と、加減算手段の出力に所定
の利得係数を乗じる乗算手段とを備える。

〔作用〕

入力信号ｘｉのレベルＬｉが基準レベルＬｔｈより大き
いとき、両者の差に関する累乗関数、例えば式ｋ　（Ｌ
ｉ　−Ｌｔｈ）ｎが演算される。ここにｋは所定の係数
、ｎは１を超える整数である。この演算値が入力信号ｘ
ｉより減算され（Ｘｉ−１（（Ｌｉ−Ｌｔｈ）ｎ）、出
力される。入力信号ｘｉのレベルＬＬが基準レベルＬｔ
ｈより小さいとき、例えば入力信号ｘｉはそのまま出力
される。

従って入力信号をディジタル的にリミッタ処理、又はコ
ンプレッサ処理することができ、信号劣化のおそれが少
なくなる。

〔実施例〕

第２図は本発明のディジタル信号処理装置を応用したオ
ーディオ信号処理装置のブロック図である。

端子１１より入力されたディジタル信号は受信部１２に
おいて例えばＮＲＺ信号に復調される。

所謂セルフクロック方式の場合、受信部１２は受信デー
タからクロック成分を抽出し、ＰＬＬ回路１３に供給す
る。Ｐ　Ｌ　Ｔ、回路１３はこの入力されたクロックに
同期して連続するクロックパルスを生成し、受信部１２
に供給する。ＰＬＬ回路１３はこのクロックパルスに同
期して復調を行い、復調したデータをディジタルシグナ
ルプロセッサ（ＤＳＰ）１４．Ｌｌ、１４Ｒ１の入力端
子ａ、に供給す一 る（この実施例の場合他の入力端子ａ２は使用されてい
ない）。ＤＳＰ１４Ｌ、は左右ステレオ信号のうち左チ
ャンネルのオーディオ信号を、ＤＳＰＩ４Ｒ工は右チャ
ンネルのオーディオ信号を、例えばＦＩＲディジタルフ
ィルタ演算することにより各々イコライザ処理し、端子
す、Ｃより出力する。

ＤＳＰ１４Ｌ１と１４Ｒ１の出力端子すより出力された
データは、ＤＳＰ１４．Ｌ２と１４Ｒ２の入力端子ａ１
に各々供給され、ＤＳＰ１４Ｌ１と１４Ｒ１の出力端子
Ｃより出力されたデータは、ＤＳＰ１４Ｒ２と１４Ｌ２
の入力端子ａ２に各々供給される。ＤＳＰ１４Ｌ２と１
４Ｒ２は、各々左右チャンネルの信号をリミッタ処理又
はコンプレッサ処理して出力端子Ｃより出力する。これ
らのＤＳＰＩ４Ｌ、、１４Ｒ２より出力されたデータは
送信部２０に入力され、再び伝送に適した所定のフォー
マットに変調（例えばパイフェイズ変調）され、端子２
１より図示せぬ回路（例えばディジタルアンプ）にシリ
アルに出力される。

受信部１２はＤＳＰ１４Ｌ、乃至１４Ｒ２と送信部２０
に、処理に必要なシステムクロックＸＣＬＫ、同期信号
５ＹＮＣ等を供給する。

操作部１５は複数の押釦スイッチ（図示せず）を有して
おり、所望のイコライザ特性やリミッタ特性、あるいは
コンプレッサ特性を得るために操作される。ＣＰＵＩ　
７はこの操作に対応した表示をＣＲＴ、ランプ、ＬＥＤ
等よりなる表示部１６に表示させるとともに、ＲＯＭ１
８から所定のプログラムを読み出し、指定された特性を
実現させるべくＤＳＰ１４Ｌ、乃至１４Ｒ２に種々の制
御信号を出力し、それらを制御する。このときＲＡＭｌ
９に必要なデータが記憶され、また読み出される。

第３図はＣＰＵＩ　７の動作を表わすフローチャートで
ある。同図（ａ）に示すように、スタートすると先ずＣ
ＰＵ１７が初期設定され（ステップ１０１）、次いでＤ
　Ｓ　Ｐ　１４　Ｌｌ乃至１４Ｒ２が初期設定される（
ステップ１０２）。次に操作部１５における複数の押釦
スイッチの操作状態が判定され（ステップ１０３）、オ
フのとき一定時間待機する状態が繰り返される（ステッ
プ１０４）。

押釦スイッチがオンされているとき、その押釦スイッチ
による設定値が読み込まれる（ステップ１０５）。次い
でＲＯＭ１８に予め記憶されているパラメータ（信号処
理に用いる）のうち、押釦スイッチの操作に対応するも
のが選択され、それが順次ＤＳＰ１４Ｌ□乃至１４Ｒ２
に内蔵されているパラメータメモリ７９（後述する第７
図参照）にアドレス情報とともに書き込まれる（ステッ
プ１０６，１０７，１０８）。続いてＣＰＵＩ　７は切
換信号ＡＤを発生しくステップ１０９）、さらに表示部
１６にデータを送出する（ステップ１１０）。

第３図（ｂ）は割込みルーチンを表わしている。

割込みが発生するとＣＰＵ１７はパルスＣ８ｄを発生し
くステップ２０１）、メインルーチンに戻る。

このパルスがＣＰＵ１７から受信部１２に所定の時間間
隔毎に送出される。

第１図はＤＳＰ１４Ｌ２又は１４Ｒ２において実行され
るリミッタ特性又はコンプレッサ処理の機能ブロック図
である。

入力端子３１に入力された入力信号（ディジタフ ルデータ）ｘｊｎは、アッテネータ（ＡＴＴ）３２によ
り所定レベルだけ減衰された後、加減算回路３４に入力
される。またアッテネータ３２の出力はアッテネータ３
３によりさらに所定レベルだけ減衰されて、スイッチ４
１の一方（図中上側）の接点に供給されている。

入力信号ｘｉｎはまた絶対値回路（ＡＢＳ）３９に入力
され、そのレベルの絶対値Ｌｉｎが検知、出力される。

コンパレータ（ＧＯＭＰ）４０はこの絶対値のレベルＬ
ｉｎを所定の基準値り。と比較し、レベルＬｉｎが基準
値り。より小さいとき、コンパレータ４２を非動作状態
にさせるとともに、スイッチ４１を図中上側に切り換え
させる。その結果アッテネータ３３の出力がスイッチ４
１がらスイッチ３８に供給される。

極性判別回路３７は入力信号ｘｉｎの極性（正負）を判
別し、スイッチ３８を正のとき図中下側に、負のとき図
中上側に、各々切り換えさせる。従って加減算回路３４
はアッテネータ３２と３３の出力の着任出力する。この
出力が充分小さな値となるようにアッテネータ３２と３
３の減衰量が調整されているので、このとき端子３６か
ら出力される信号のレベルは殆んど零になる。すなわち
第４図に示すように、この場合の出力特性はγ領域（信
号非通過領域）に対応する。換言すれば、この場合入力
信号のレベルが小さいので、ノイズとして出力がゲート
される。

一方入力信号ｘｉｎの絶対値レベルＬｉｎが基準レベル
Ｌ。より大きいとき、コンパレータ４０はスイッチ４１
を図中下側に切り換えるとともに、コンパレータ４２を
動作状態にする。コンパレータ４２は絶対値レベルＬｉ
ｎを所定の基準レベルＬ。

（Ｌｏ＜Ｌ□）と比較し、基準レベルＬ１より小さいと
き（Ｌ、＜Ｌｉｎ＜Ｌよ）スイッチ４３を図中左側の接
点に切り換える。係数回路４８の係数ｋ。は値Ｏに設定
されている。従ってこのとき乗算器４７の出力レベルは
零になるので、加減算回路３４はアッテネータ３２の出
力をそのまま出力することになる。すなわちこの場合の
出力特性は第４図における領域β（線形領域）に対応す
る。

絶対値レベルＬｊｎが基準レベルＬ□より大きい（Ｌｉ
ｎ≧Ｌ工）とき、スイッチ４３は係数回路４９側に切り
換えら・れる。これにより乗算器４７は入力された信号
に係数に１を乗算して出力する。

基準レベル発生回路（ＲＥＦ）４５は所定の基準レベル
Ｌｔｈ（＝Ｌ□）を減算回路４４に供給している。従っ
て減算回路４４は絶対レベルＬｉｎと基準レベルＬｔｈ
との差（Ｌｉｎ−Ｌｔｈ＝Δ）を出力する。

乗算器４６はこの差を２乗するので、乗算器４７は結局
この差の２乗値に係数に１を乗算した値を出力する。

この乗算器４７の出力（ｋ１Δ２）がスイッチ４１．３
８を介して加減算回路３４に供給される。従って加減算
回路３４は、入力信号ｘｉｎが正のとき、アッテネータ
３２の出力から乗算器４７の出力を減算し、また負のと
き前者に後者を加算して、出力する。この出力が利得ｇ
の増幅器３５に増幅され、端子３６より出力される。

すなわちこの場合の出力特性は第４図の領域α（非線形
領域）となる。この特性図より明らかなように、この場
合入力信号はコンプレラス又はリミットされることにな
る。

第５図は本発明の第２の実施例を表わしている。

この実施例は第１図中の破線で囲まれた部分を第５図に
示した構成で置換するものである。

この実施例の場合、乗算器５１が乗算器４６の出力（Δ
２）と減算回路４４の出力（Δ）とを乗算し、乗算器５
２に供給している。乗算器５２は乗算器５１の出力（Δ
３）に係数回路５４が出力する係数に２を乗算する。加
算回路５３は乗算器４６の出力（Δ２）と乗算器５２の
出力（ｋ２Δ３）とを加算する。そして乗算器４７は加
算回路５３の出力（Δ２＋に２Δ３）に係数ｋｘ（又は
ｋ。）を乗算する。この場合は第３図における領域αの
コンプレラス（リミット）特性を、第１図の実施例の場
合よりさらに増強することができる。

第６図は第３の実施例を表わしている。この実施例にお
いては入力端子３１以外にもう１つの入力端子６１が設
けられている。この入力端子６１から入力された信号は
絶対値回路６２に入力され、その絶対値が検出される。

最大値選択回路（ＭＡＸ　Ｓ　Ｅ　Ｌ）６３は絶対値回
路３９と６２の出力のうち大きい方を選択出力する。そ
の他の動作は第１図の実施例の場合と同様である。

この実施例における入力端子３１と６１は、第２図のＤ
ＳＰ１４Ｌ２．１４Ｒ２における入力端子ａ１と８２に
各々対応する。

この実施例の場合、左右のチャンネルの信号のレベルが
極端に違うような場合でも、一方のチャンネルの信号が
他方のチャンネルの信号に影響されて、クリップされた
ような感じになることを防止することができる。

第７図は第４の実施例を表わしている。この実施例にお
いては第１図の実施例におけるアッテネータ３３、コン
パレータ４０、スイッチ４１が省略されるとともに、基
準レベル発生回路４５に替え基準レベル発生回路（ＲＥ
ＦＩ）７１と（ＲＥＦ２）７２、係数回路４８．４９に
替え係数回路７３と７４、コンパレータ４２に替えコン
パレータ７７と７８が各々設けられている。また増幅器
３５の利得係数を発生する係数回路７５と７６、さらに
これらの基準レベル発生回路７１．７２や係数回路７３
乃至７６に出力するレベルや係数等のパラメータを記憶
するパラメータメモリ７９が設けられている。その他の
構成は第１図における場合と同様である。

この実施例においては第２図の操作部１５を操作するこ
とにより、パラメータメモリ７９に所定のパラメータを
記憶させることができる。このパラメータメモリ７９に
記憶されたパラメータが基準レベル発生回路７１．７２
、係数回路７３乃至７６に転送、ラッチされる。

絶対値回路３９が出力する絶対値レベルＬｉｎがコンパ
レータ７７及び７８において基準レベルＬ１１及びＬ工
２（Ｌ□□＜Ｌ１□）と各々比較される。絶対値レベル
Ｌ、ｉｎが基準レベルＬよ、より小さいとき、コンパレ
ータ７７は係数回路４８を動作状態にし、乗算器４７の
係数を値ｋｆｌ（＝Ｏ）に設定させる。

これにより加減算回路３４は、アッテネータ３２により
所定レベルだけ減衰された入力信号をその】３ まま出力する。その結果加減算回路３４の出力特性は第
８図（ａ）における領域β（線形領域）となる。

絶対値レベルＬｉｎが基準レベルＬ１１より大きく、基
準レベルＬ、□２より小さいとき（Ｌ□１≦Ｌｉｎ≦Ｌ
１２）、コンパレータ７７の出力により係数回路７１．
７３及び７５が動作状態にされる。これにより減算回路
４４から絶対値レベルＬｉｎと基準レベルＬｔｈ、（＝
　Ｌ　１１）との差（Δ）が出力され、乗算器４７はこ
の差の２乗に係数に１を乗算した値（ｋ１Δ２）を出力
する。加減算回路３４においてアッテネータ３２の出力
と乗算器４７の出力との差が演算されるので、その出力
特性は第８図（ａ）において領域α□（第１のコンプレ
ッサ又はリミッタ領域）で示すようになる。すなわち入
力信号は若干量コンプレス又はリミットされる。

絶対値レベルＬｉｎが基準レベルＬ０２より大きいとき
、係数回路７２．７４及び７６が動作状態にされる。こ
れにより減算回路４４は、絶対値レベル丁、ｊｎと基準
レベル■、ｔｈ、（”ｒ−＋□）との差（Δ）を出力し
、乗算器４７はこの差の２乗に係数に２を乗算して出力
する。この係数に２は係数に、より大きい値に設定され
ているので、第８図（ａ）の領域α２（第２のコンプレ
ッサ又はリミッタ領域）に示すように、加減算回路３４
は領域α、における場合より、入力信号をより強くコン
プレス又はリミッ１へして出力する。

加減算回路３４の出力は増幅器３５により所定の利得係
数だけ乗算される。領域βとα、における利得係数はｇ
ｌ、領域α２における利得係数はｇ２とされる。係数ｇ
□はアッテネータ３２における減衰量（Ａ　Ｔ　Ｔよ）
に対応している。−力係数ｇ２ば次式で定められる値に
設定される。

ｇ２＝ＡＴＴ２Ｘ（ｙ　ｃ／Ｌｔｈ、）ここで値ｙｃは
、絶対値レベルＬｉｎが基準レベルＬ１゜と等しい場合
の領域α□における加減算回路３４の出力レベルである
。利得係数ｇ１、ｇ２をこのように設定することにより
、第８図（ｂ）に示すように、増幅器３５の出力の特性
を連続的な所望の値に設定することができる。

第９図は第５の実施例を表わしている。但しこの場合第
１０図に示すように、ＤＳＰ１４Ｌ２と１４Ｒ２の入力
端子ａ□には、受信部１２からの出力データがそのまま
入力され、また入力端子ａ２には、前段のＤ　Ｓ　Ｐ　
１４．　Ｌ□、１４Ｒ□の出力端子Ｃからの出力データ
が各々入力されるようになっている。そしてこの実施例
の場合、前段のＤＳＰｌ　４−　Ｌ□（１４Ｒ□）が遅
延回路８１として、また後段のＤＳＰｌ、４Ｌ２（１４
Ｒ２）が整流平滑回路８２、ループフィルタ８３、処理
部８４．８５からなる処理回路として、各々動作する。

整流平滑回路８２は例えば第１１図に示すように、絶対
値回路１２１と、２つの入力のうち大きい方を選択する
スイッチ１２２．１２３．１２４と、入力された信号に
所定の係数Ｃｃ（０＜Ｃｃ＜１）を乗算する乗算器１２
５．１２６．１２７と、１サンプリング期間だけデータ
を遅延する遅延回路（Ｔｓ）１２８．１２９．１３０と
、入力された信号に所定の係数（１−ｃｃ）を乗算する
乗算器１３１，１３２と、加算回路１３３．１３４によ
り構成される。

絶対値回路１２］は入力信号ｘｉｎの絶対値を検出し、
出力する。検出された絶対値レベルはスイッチ１２２の
一方の入力端子に供給される。スイッチ１２２の他方の
入力端子には、スイッチ１２２により選択され、遅延回
路１２８により１サンプリング期間だけ遅延されたデー
タが、乗算器１２５により係数Ｃｃだけ乗算されて入力
されている。スイッチ１２２は２つの入力のうち大きい
方を選択し、出力する。この選択出力が遅延回路１２８
と乗算器１２５を介して再びスイッチ１２２の他方の入
力端子に供給されるとともに、乗算器１３１により係数
（１−Ｃｃ　）が乗算された後、加算回路１３３に入力
される。。

加算回路１３３にはまた、スイッチ１２３の出力が遅延
回路１２９と乗算器１２６を介して入力されている。

加算回路１３３は２つの入力を加算してスイッチ１２３
の一方の入力端子に供給する。スイッチ１２３の他方の
入力端子には絶対値回路＋２１の出力が供給されている
。スイッチ】２３は２つの入力のうち大きい方を選択、
出力する。

スイッチ１２３の出力は遅延回路１２９と乗算器１２６
を介して再び加算回路】３３に供給されるとともに、乗
算器１３２を介して加算回路１３４に入力される。加算
回路１３４にはまた、スイッチ１２４の出力が遅延回路
１３０と乗算器１２７を介して入力されている。加算回
路１３４は２つの入力を加算してスイッチ１２４の一方
の入力端子に供給する。スイッチ１２４の他方の入力端
子には絶対値回路１２１の出力が供給されており、スイ
ッチ１２４は２つの入力のうち大きい方を選択し、出力
する。

このようにスイッチ（１２２，１２３、Ｉ２４）、遅延
回路（１２８，１２９，１３０）及び乗算器（１２５，
１２６，１２７）からなる回路が３段に縦続接続されて
、整流平滑回路が構成されている。

原理的には１段でもよいが、１段では後述するリリース
時間を充分確保することが困難である。

ループフィルタ８３は、例えば第１２図に示すように、
データを１サンプリング期間だけ遅延させる遅延回路（
Ｔｓ）９１乃至９６と、入力されたデータに所定の係数
Ｂ（０）、Ｂ（１）、Ｂ（２）、Ｂ１（Ｏ）、Ｂｌ（１
）、Ｂｌ（２）を各々乗算して出力する乗算器１０１乃
至１０６と、入力されたデータに、所定の係数Ａ（１）
、Ａ（２）、ＡＩ（１）、Ａ　１　（２）を各々乗算し
て出力する乗算器１０７乃至１０９と、入力されたデー
タを加算する加算回路１１１，１１２とよりなるＩＩＲ
フィルタにより構成される。

入力されたデータは乗算器１０１を介して、また遅延回
路９１と乗算器１０２を介して、さらに遅延回路９１．
９２と乗算器１０３を介して、各々加算回路１１１に入
力される。加算回路１１１にはまた、その出力が遅延回
路９３と乗算器１０７を介して、さらに遅延回路９３．
９４と乗算器１０８を介して、各々入力されている。加
算回路１１１はこれらの入力を加算して出力する。

加算回路１１１の出力データは、乗算器１０４を介して
、また遅延回路９３と乗算器１０５を介して、さらに遅
延回路９３．９４と乗算器１０６を介して、各々加算回
路１１２に入力される。加算回路１１２にはまた、その
出力が遅延回路９５と乗算器１０９を介して、さらに遅
延回路９５．９６と乗算器１０９を介して、各々入力さ
れている。加算回路１１２はこれらの入力を加算して出
力する。このようにループフィルタ８３は２段のステー
ジにより構成されている。

さらに処理部８４と８５は例えば第１３図に示すように
構成される。

処理部８４においては、減算回路４４が出力するループ
フィルタ８３の出力と基準レベルＬｔｈとの差（Δ）が
、乗算器１４１により係数ｋａ（例えばｋａ　＝１／２
．１／４．１／８・・・）だけ乗算された後、加算回路
１４２に入力される。加算回路１４２はこの入力（ｋａ
Δ）と乗算器４６からの入力（Δ２）とを加算して乗算
器４７に供給している。従って乗算器４７は加算回路１
４２の出力（ｋａＡ＋Δ２）に係数ｋ。又はに１を乗算
する。

処理部８５においては、遅延回路８１の出力が、増幅器
１５１により利得係数ｇだけ乗算された後、加減算回路
３４に供給される。加減算回路３４は増幅器１５１の出
力と乗算器１４７の出力の差をオーバーフロー検出回路
１５２に出力する。オーバーフロー検出回路１５２は入
力された信号のレベルが所定値未満のとき、その信号を
そのまま出力し、所定値以上になったとき（オーバーフ
ローしたとき）、所定の値を出力する。このようにして
第１４図に示す如き出力特性が得られる。

入力されるのが音楽信号である場合、そのレベルは時々
刻々と変化する。従ってこの入力レベルの変化に対応し
てコンプレッサ又はリミッタ特性を時々刻々と変化させ
ると、音質が本来のものと異なったものになってしまう
。そこで所定の一定時間の間は特性を変化させないよう
にしておくのが好ましい。

一般に人は音声信号が急激に大きくなる変化に対しては
敏感であるが、急激に小さくなる変化に対しては鈍感で
ある。従って常に予め定めた一定の時間だけ特性を一定
に保持しておくと、急激に大きくなる音声信号が不自然
に聞こえるので、急激に大きくなる変化に対しては、比
較的短い時間で特性を変化させ、急激に小さくなる変化
に対しては比較的長い時間特性を一定にしておくのが好
ましい。

ループフィルタ８３は、この１ノベルが急激に大きくな
る変化に対応してアタック時間を比較的短い時間に設定
するために、フィードフォワードループ系に挿入された
フィルタである。このフィルタは信号の急激な変化を瞬
時に検出するため、信号を微分する特性を有している。

その結果整流平滑回路８２より、例えば第１５図（ａ）
に示すような信号が入力された場合（便宜上信号はアナ
ログ的に表わされている）、ループフィルタ８３の出力
は同図（ｂ）に示すようになる。すなわちレベルが急激
に大きくなった部分が強調された信号になる。この部分
的に強調された信号に対応して処理部８４において決定
された係数ｋ。、に□等のパラメータに従って、処理部
８５で信号処理を行うと、誤った信号処理が行われるこ
とになる。そこで第１５図（ｃ）に示すように、遅延回
路８１により入力信号を所定時間Ｔだけ遅延させる。こ
の遅延時間Ｔは、第１５図（ｂ）に示す部分的に強調さ
れた波形が消滅するのに充分な時間に設定しである。

その結果処理部８５において入力信号を処理するタイミ
ングにおいて、部分的に強調された波形は消滅している
ことになり、誤った信号処理が防止される。

一方整流平滑回路８２は、ループフィルタ８３を動作さ
せるため入力信号を直流化する機能とともに、レベルが
急激に小さくなる変化に対応して、比較的長いリリース
時間を設定する機能を有している。すなわちこの回路は
信号を積分する特性を有している。

従って第１６図（ａ）に示すような入力信号は、同図（
ｂ）に示すように、遅延回路８１により所定時間Ｔだけ
遅延されるとともに、ループフィルタ８３によって規定
されるアタック時間と、整流平滑回路８２によって規定
されるリリース時間とを有するように処理される。ルー
プフィルタ８３によってもリリース時間が設定されるが
、その値はアタック時間に対応して小さいため、整流平
滑回路８２による設定が必要になる。また整流平滑回路
８２によってもアタック時間が設定されるが、その時間
はループフィルタ８３によるアタック時間に較べ充分大
きいので、ループフィルタ８３のアタック時間が優先さ
れる。

第１７図は第６の実施例を表わしている。この実施例の
場合、各ＤＳＰ１４Ｌ２及び１４Ｒ２内において、整流
平滑回路８２Ｌ、８２Ｈの前段に、混合回路１６２Ｌ、
　１６２Ｒが各々設けられており、この混合回路により
左右チャンネルの信号が混合され、両者の平均値が整流
平滑回路８２Ｌ、８２Ｒに各々供給されるようになって
いる。この実施例は両チャンネルの信号のレベル差が小
さい場合に適している。

ＤＳＰ１４Ｌ２．１４Ｒ２は、混合回路１６２Ｌ、１６
２Ｒ１整流平滑回路８２Ｌ、８２Ｒ、ループフィルタ８
３Ｌ、８３Ｒ１処理部８４Ｌ、８４Ｒ１８５Ｌ、８５Ｒ
等における処理を比較的迅速に行うことができ、処理時
間に余裕がある。そこで遅延回路１６１Ｌ、１６１Ｒを
設け、ＤＳＰ１４．Ｌｌ、１４Ｒ□の遅延回路８１Ｌ、
８１Ｒと総合して遅延時間が設定されるようになってい
る。

〔発明の効果〕

以上の如く本発明によれば、入力信号の絶対値レベルと
基準レベルとの差の関数を演算し、その演算結果に対応
して信号処理するようにしたので、ディジタル信号のま
ま正確に処理することができるばかりでなく、演算する
代わりに、多くのデータをＲＯＭテーブルに記憶させて
おく必要がなく、安価な装置を実現することができる。

また演算に必要な複数のレベル、係数等のパラメータを
メモリに記憶させ、所望のものを選択できるようにした
場合においては、パラメータを切り換えるだけで、同一
の装置で、エキスパンダ、コンプレッサ、リミッタ等の
複数の異なる機能を実行させることが可能になる。また
どのようなレベルに対してもパラメータを変更するだけ
で、微細で誤差の少ない迅速な処理が可能になる。

さらに整流平滑手段とフィルタ手段とを用いた場合、所
望のアタック時間とリリース時間とを設定することがで
き、信号処理の結果、聴感」二手自然な感じが発生する
ことを防止することができる。

【図面の簡単な説明】

第１図は本発明のＤＳＰの機能ブロック図、第２図及び
第１０図は本発明のオーディオ信号処理装置のブロック
図、第３図は本発明のＣＰＵのフローチャート、第４図
は第１図の装置の入出力特性図、第５図は本発明の第２
の実施例の機能ブロック図、第６図は本発明の第３の実
施例の機能ブロック図、第７図は本発明の第４の実施例
の機能ブロック図、第８図は第７図の装置の入出力特性
図、第９図は本発明の第５の実施例の機能ブロック図、
第１１図は本発明の整流平滑回路の機能ブロック図、第
１２図は本発明のループフィルタの機能ブロック図、第
１３図は本発明の処理部の機能ブロック図、　第１４図
は第９図の装置の入出力特性図、第１５図及び第１６図
は本発明のループフィルタと整流平滑回路の動作を説明
する波形図、第１７図は本発明の第６の実施例の機能ブ
ロック図である。 １４　Ｌ、、　１４　Ｌ２．１４　Ｒ，、１４Ｒ２，、
、Ｄ　Ｓ　Ｐ、３２．３３．、、アッテネータ、３７．
、、極性判別回路、３９．６２，１２１．、、絶対値回
路、４０，４２，７７．７８．、、コンパレータ、４５
，７１，７２．、、基準レベル発生回路、　４６．４７
，５１，５２，１１０乃至１１０，１４１．、、乗算器
、４８，４９，７３，７４，７５゜７６．１２５，１２
６，１２７，１３１，１３２．、、係数回路、６３．、
。 最大値選択回路、７９．、、パラメータメモリ、８１．
９１乃至９６．１２８，１２９，１３０．、、遅延回路
、８２゜０．整流平滑回路、８３．、、ループフィルタ
、８４゜８５、、、処理部、１５２．、、オーバーフロ
ー検出回路。 特許出願人　日本ビクター株式会社

Claims (3)

【特許請求の範囲】
1. （１）入力信号のレベルを所定の基準レベルと比較する
   比較手段と、前記入力信号のレベルが前記基準レベルよ
   り大きいとき、前記入力信号のレベルと前記基準レベル
   との差に関する関数を演算する演算手段と、前記入力信
   号の極性を判別する判別手段と、前記判別手段の出力に
   対応して、前記入力信号と前記演算手段の出力とを加算
   又は減算する加減算手段と、前記加減算手段の出力に所
   定の利得係数を乗じる乗算手段とを備えるディジタル信
   号処理装置。
2. （２）入力信号のレベルを第１の基準レベル及び前記第
   １の基準レベルより大きい第２の基準レベルと比較する
   比較手段と、前記入力信号のレベルが前記第１の基準レ
   ベルより大きく、かつ前記第２の基準レベルより小さい
   とき、前記入力信号のレベルと前記第１の基準レベルと
   の差に関する関数を、前記入力信号のレベルが前記第２
   の基準レベルより大きいとき、前記入力信号のレベルと
   前記第２の基準レベルとの差に関する関数を、各々演算
   する演算手段と、前記入力信号の極性を判別する判別手
   段と、前記判別手段の出力に対応して、前記入力信号と
   前記演算手段の出力とを加算又は減算する加減算手段と
   、前記入力信号のレベルが前記第１の基準レベルより大
   きく、かつ前記第２の基準レベルより小さいとき、前記
   加減算手段の出力に第１の利得係数を乗じ、前記入力信
   号のレベルが前記第２の基準レベルより大きいとき、前
   記加減算手段の出力に第２の利得係数を生じる乗算手段
   とを備えるディジタル信号処理装置。
3. （３）入力信号を整流し、かつ前記入力信号の少なくと
   もリリース時間を設定する整流手段と、前記整流手段の
   出力に少なくともアタック時間を設定するフィルタ手段
   と、前記フィルタ手段の出力から、前記入力信号を処理
   するパラメータを決定する決定手段と、前記入力信号を
   所定時間遅延する遅延手段と、前記遅延手段の出力を、
   前記決定手段の出力に対応して信号処理する処理手段と
   を備えるディジタル信号処理装置。