JPH03238532A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03238532A JPH03238532A JP2035186A JP3518690A JPH03238532A JP H03238532 A JPH03238532 A JP H03238532A JP 2035186 A JP2035186 A JP 2035186A JP 3518690 A JP3518690 A JP 3518690A JP H03238532 A JPH03238532 A JP H03238532A
- Authority
- JP
- Japan
- Prior art keywords
- test
- test mode
- mode
- circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000012360 testing method Methods 0.000 claims abstract description 89
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 210000001550 testis Anatomy 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路のテストを容易かつ効率的に
行うテストを有する半導体集積回路に関するものである
。
行うテストを有する半導体集積回路に関するものである
。
従来の技術
半導体集積回路のテスト方法としては、ユーザが使用す
る通常動作モードとは別に、テスト専用のテスト・モー
ドを用いてテストする方法が一般的である。このテスト
・モードは、通常動作モードは起動しないようにする必
要があるため、通常動作モードでは使用しないテスト専
用のテスト端子を用いて起動してテストを行う方法が一
般的である。
る通常動作モードとは別に、テスト専用のテスト・モー
ドを用いてテストする方法が一般的である。このテスト
・モードは、通常動作モードは起動しないようにする必
要があるため、通常動作モードでは使用しないテスト専
用のテスト端子を用いて起動してテストを行う方法が一
般的である。
以下、従来のテスト・モード起動及びテスト・モード設
定方法について説明する。
定方法について説明する。
第２図は従来のテスト・モード設定回路の一例回路図で
ある。第２図において、端子１１は通常動作モード／テ
スト・モード切り替え端子、端子１２．１３はテスト・
モード設定端子である。この３端子によって通常動作モ
ードとテスト・モード１４〜１７ＴＥＳＴ１，２．３．
４を切り替える構成になっている。
ある。第２図において、端子１１は通常動作モード／テ
スト・モード切り替え端子、端子１２．１３はテスト・
モード設定端子である。この３端子によって通常動作モ
ードとテスト・モード１４〜１７ＴＥＳＴ１，２．３．
４を切り替える構成になっている。
先ず、通常動作モード／テスト・モード切り替え端子１
１を”Ｌｌこしたときテスト・モード選択信号が”Ｌ”
、ＴＥＳＴｌ、２．３．４信号が”Ｌ”、即ち、テスト
・モードは選択されず、通常動作モードが選択される。
１を”Ｌｌこしたときテスト・モード選択信号が”Ｌ”
、ＴＥＳＴｌ、２．３．４信号が”Ｌ”、即ち、テスト
・モードは選択されず、通常動作モードが選択される。
次に、通常動作モード／テスト・モード切り替え端子１
１を”Ｈ″にしたときテスト・モード選択信号が“Ｈ”
となり、テスト・モード信号が有効となって、テスト・
モード設定端子１２．１３の論理値°Ｈ”／“Ｌ”の組
み合せによって４つのテスト・モードを設定する。例え
ば、テスト・モード設定端子１２．１３がそれぞれＬ”
の場合は、ＴＥＳＴＩが°Ｈ”、ＴＥＳＴ２．３．４が
−Ｌ”となり、テスト・モード１が選択される。
１を”Ｈ″にしたときテスト・モード選択信号が“Ｈ”
となり、テスト・モード信号が有効となって、テスト・
モード設定端子１２．１３の論理値°Ｈ”／“Ｌ”の組
み合せによって４つのテスト・モードを設定する。例え
ば、テスト・モード設定端子１２．１３がそれぞれＬ”
の場合は、ＴＥＳＴＩが°Ｈ”、ＴＥＳＴ２．３．４が
−Ｌ”となり、テスト・モード１が選択される。
テスト・モードの数はテスト・モード設定端子の数によ
って決定される。テスト・モード設定端子数がｎの場合
のテスト・モード数は２ｎとなる。
って決定される。テスト・モード設定端子数がｎの場合
のテスト・モード数は２ｎとなる。
発明が解決しようとする課題
ところが、このテスト・モードの設定回路では、ｎ個０
ブスト・モードを設定するためにはＬｏｇ２ｇ個のテス
ト・モード設定端子が必要となる。
ブスト・モードを設定するためにはＬｏｇ２ｇ個のテス
ト・モード設定端子が必要となる。
一般に、半導体集積回路のテストの自由度を向上するた
めには、テスト・モードを増やす必要があるが、通常、
半導体集積回路は限られた端子数のなかで、できるだけ
多くの通常動作モードの端子を得る必要があり、ｎ個の
テスト・モード設定のためにＬＯｇｚｎ個の端子を準備
することは極めて困難である。
めには、テスト・モードを増やす必要があるが、通常、
半導体集積回路は限られた端子数のなかで、できるだけ
多くの通常動作モードの端子を得る必要があり、ｎ個の
テスト・モード設定のためにＬＯｇｚｎ個の端子を準備
することは極めて困難である。
また、ｎ個のテスト・モード設定のためにＬｏｇｚｎ個
のテスト・モード設定端子からの人力をデコードする回
路が必要となり、ｎを増やすに従ってデコード回路の規
模が増大するため、半導体集積回路チップの面積が増加
する。これは、通常モード機能を最小のチップ面積上で
実現しようとする設計思想に反するものである。
のテスト・モード設定端子からの人力をデコードする回
路が必要となり、ｎを増やすに従ってデコード回路の規
模が増大するため、半導体集積回路チップの面積が増加
する。これは、通常モード機能を最小のチップ面積上で
実現しようとする設計思想に反するものである。
本発明の目的は、このような従来の問題点を解決するテ
スト モードの設定方法を提供することにある。
スト モードの設定方法を提供することにある。
課題を解決するための手段
本発明は、プログラマブル・ロジック・アレイ（以下、
ＰＬＡと記す）を内蔵する半導体集積回路を用いて、テ
スト・モードを示すコードをデコードし、ＰＬＡによっ
てテスト・モード設定信号を生成する回路構成をもつも
のである。
ＰＬＡと記す）を内蔵する半導体集積回路を用いて、テ
スト・モードを示すコードをデコードし、ＰＬＡによっ
てテスト・モード設定信号を生成する回路構成をもつも
のである。
作用
このように、半導体集積回路のテストにおいて、ＰＬＡ
を用いてテスト・モード設定信号を生成することにより
、テスト・モード設定端子数を増やすことなく、しかも
、回路規模の増加を最小限におさえて多数のテスト・モ
ードを設定できるため、半導体集積回路のテスト容易性
を飛躍的に向上させることができ、テスタビリティを向
上させることができる。さらに、半導体集積回路チップ
の面積増加を最小限に抑えることができるため、テスト
回路によるコストアップを最小限に抑えることができる
。
を用いてテスト・モード設定信号を生成することにより
、テスト・モード設定端子数を増やすことなく、しかも
、回路規模の増加を最小限におさえて多数のテスト・モ
ードを設定できるため、半導体集積回路のテスト容易性
を飛躍的に向上させることができ、テスタビリティを向
上させることができる。さらに、半導体集積回路チップ
の面積増加を最小限に抑えることができるため、テスト
回路によるコストアップを最小限に抑えることができる
。
実施例
以下、本発明の一実施例を第１図の構成国を用いて説明
する。
する。
入力部１に与えられたインストラクション・データは、
インストラクション・コードとしてＡＮＤ頂部２でデコ
ードされ、デコードされた信号によってＯＲ頂部３およ
びテスト用ＯＲ項４は、インストラクション・コードに
対応する通常動作モードのコントロール信号およびテス
ト・モードのコントロール信号を発生する。ここで、テ
スト・モード起動端子５は、信号レベル“Ｌ”で通常動
作モードを選択し、通常動作モードとテスト・モードを
選択するセレクタ６により、通常動作モードが選択され
て、通常動作モード・コントロール信号が出力される。
インストラクション・コードとしてＡＮＤ頂部２でデコ
ードされ、デコードされた信号によってＯＲ頂部３およ
びテスト用ＯＲ項４は、インストラクション・コードに
対応する通常動作モードのコントロール信号およびテス
ト・モードのコントロール信号を発生する。ここで、テ
スト・モード起動端子５は、信号レベル“Ｌ”で通常動
作モードを選択し、通常動作モードとテスト・モードを
選択するセレクタ６により、通常動作モードが選択され
て、通常動作モード・コントロール信号が出力される。
また、テスト・モードでは、テスト・モード起動端子５
がテスト・モードを選択するための信号レベル”Ｈ“に
設定され、通常動作モードとテスト・モードを選択する
セレクタ６により、テスト・モードが選択されてテスト
・モード・コントロール信号が出力される。
がテスト・モードを選択するための信号レベル”Ｈ“に
設定され、通常動作モードとテスト・モードを選択する
セレクタ６により、テスト・モードが選択されてテスト
・モード・コントロール信号が出力される。
ここで、テスト・モード・コントロール信号と通常動作
モード・コントロール信号とは、セレクタ６によって切
り替えるため、テスト・モードと通常動作モードとのイ
ンストラクション・コードは同一であってもよい。即ち
、インストラクション・コードが８ビツトであれば、最
大２８（２５６）通りのテスト・モードを設定できる。
モード・コントロール信号とは、セレクタ６によって切
り替えるため、テスト・モードと通常動作モードとのイ
ンストラクション・コードは同一であってもよい。即ち
、インストラクション・コードが８ビツトであれば、最
大２８（２５６）通りのテスト・モードを設定できる。
実際のテスト・モード数は、ＯＲ頂部３に追加されたテ
スト用のＯＲ頂部４で決定される。一般に、ＯＲ頂部の
追加による面積増加は、極めて小さくてよい。
スト用のＯＲ頂部４で決定される。一般に、ＯＲ頂部の
追加による面積増加は、極めて小さくてよい。
以上のように、本実施例によれば、テスト・モ−ド起動
用端子５およびテスト用のＯＲ頂部４を追加するだけ容
易にテスト・モード数を拡張することができ、しかも、
テスト・モード数拡張に要するチップ面積の増加を小さ
くすることができる。
用端子５およびテスト用のＯＲ頂部４を追加するだけ容
易にテスト・モード数を拡張することができ、しかも、
テスト・モード数拡張に要するチップ面積の増加を小さ
くすることができる。
発明の効果
本発明によれば、インストラクション・デコード用のＰ
ｌ、Ａを備えた半導体集積回路のＰＬＡにテスト・モー
ド・コントローノＬ信号生成回路を追加することにより
、テスト・モード数の拡張を極めて容易にし、しかも、
追加されたテスト回路によるチップ面積の増加を最小に
することができる。
ｌ、Ａを備えた半導体集積回路のＰＬＡにテスト・モー
ド・コントローノＬ信号生成回路を追加することにより
、テスト・モード数の拡張を極めて容易にし、しかも、
追加されたテスト回路によるチップ面積の増加を最小に
することができる。
このテスト回路を有する半導体集積回路は、テスト・モ
ード起動端子をもつのみでよいため、限られた端子数の
なかで多数の機能を実現しようとする半導体集積回路の
機能を著しく向上させることができる。
ード起動端子をもつのみでよいため、限られた端子数の
なかで多数の機能を実現しようとする半導体集積回路の
機能を著しく向上させることができる。
さらに、このテスト回路を実現するためには、内蔵のＰ
ＬＡにＯＲ頂部と簡単なセレクタを追加するのみであり
、既存の半導体集積回路にも容易に応用することができ
る。しかも、多数のテスト・モードを設定するために必
要なチップ面積の増加を最小に抑えることができること
から、テストの容易性とテストのコスト・パフォーマン
スを著しく向上させることができる。
ＬＡにＯＲ頂部と簡単なセレクタを追加するのみであり
、既存の半導体集積回路にも容易に応用することができ
る。しかも、多数のテスト・モードを設定するために必
要なチップ面積の増加を最小に抑えることができること
から、テストの容易性とテストのコスト・パフォーマン
スを著しく向上させることができる。
第１図は本発明によるＰＬＡを用いたテスト・モードの
設定回路の一実施例構成図、第２図は従来のテスト・モ
ードの設定回路の回路図である。 １・・・・・・インストラクション・データ入力部、２
・・・・・・ＡＮＤ頂部、３・・・・・・ＯＲ頂部、４
・・・・・・テスト用ＯＲ頂部、５・・・・・・テスト
・モード起動端子、６・・・・・・選択セレクタ。
設定回路の一実施例構成図、第２図は従来のテスト・モ
ードの設定回路の回路図である。 １・・・・・・インストラクション・データ入力部、２
・・・・・・ＡＮＤ頂部、３・・・・・・ＯＲ頂部、４
・・・・・・テスト用ＯＲ頂部、５・・・・・・テスト
・モード起動端子、６・・・・・・選択セレクタ。
Claims (1)
- 命令解読用のプログラマブル・ロジック・アレイでなる
テスト回路を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035186A JPH03238532A (ja) | 1990-02-15 | 1990-02-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035186A JPH03238532A (ja) | 1990-02-15 | 1990-02-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238532A true JPH03238532A (ja) | 1991-10-24 |
Family
ID=12434819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035186A Pending JPH03238532A (ja) | 1990-02-15 | 1990-02-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238532A (ja) |
-
1990
- 1990-02-15 JP JP2035186A patent/JPH03238532A/ja active Pending
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