JPH03238696A

JPH03238696A - センス回路

Info

Publication number: JPH03238696A
Application number: JP2033823A
Authority: JP
Inventors: Shintaro Shibata; 信太郎柴田; Yoshinori Goto; 義徳後藤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1990-02-16
Filing date: 1990-02-16
Publication date: 1991-10-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、スタティック形ＭＯＳメモリ等で用いられる
センス回路の消費電力を低減する技術に関するものであ
り、特にビット線プリチャージ方式の読出し回路構成に
好適な技術に関する。

〔従来の技術〕

半導体メモリは、データを記憶するメモリセルを縦横に
配置したメモリセルアレイと、メモリセルアレイに対し
てデータを読み書きする周辺回路から構成される。−セ
ル当りの占有面積は、半導体メモリの記憶容量に多大な
影響を与えることから、メモリセルはこれを最小にする
ようなデザインルールで設計されることが多い。そのた
め、メモリセルの負荷駆動能力は一般に低く、出力信号
電圧が一定の論理振幅に達するまでにがなりの時間を要
する。メモリセルに記憶されたデータを高速にメモリ外
部に読み出すには、メモリセルの出力信号電圧を一定の
論理振幅まで増幅する機能が周辺回路に必要であり、こ
の機能を果たす回路を特にセンス回路と呼んでいる。

スタティック形メモリ等では、検出感度すなわち出力信
号振幅の入力信号振幅に対する比が大きいことから、カ
レントミラー形回路を負荷とするセンス回路が用いられ
る。その−例を第４図に示す。Ｅｌは出力電圧がＶｃｃ
なる直流定電圧電源、ＣＩは２レベル信号φ、を出力す
るクロック発生回路、Ｔ１とＴ、は一対の入力端子、”
ｒｏｕｔは出力端子である。ＱｌとＱ２はＮ　−ｃｈＭ
　ＯＳ　トランジスタ、Ｑ３〜Ｑ５はＰ　−ｃｈＭ　Ｏ
Ｓ　トランジスタである。ＱｌとＱ２はカレントミラー
回路を構成しており、これらをＱ３とＱ４それぞれの負
荷として用いている。また、Ｑ５はスイッチである。セ
ンス回路を動作させない時に、ＣＩを用いてＱ５を非導
通状態に制御することにより、センス回路の消費電力を
零にできる。差動信号を入力端子Ｔ１とＴ、に印加する
ことにより、増幅された２レベル信号を出力端子Ｔ。Ｕ
、に得られる。差動信号とは、一方に比べて相対的にＨ
ＩＧＨであるかＬＯＷであるかによって情報を伝送する
通信の形態であり、微小信号の伝送に用いられる。Ｔ１
の電位をＶ　ｖ＠ｆ、Ｔ＠の電位をＶ　Ｈｎとすると（
ＶａｎＶｙｅｆ）が差動信号となる。第４図に示した従
来のセンス回路の場合、入力信号のレベル（ＶＹｅｆお
よびｖ、ｎの値）が高いほど検出感度が高く、Ｔ　Ｏｕ
　Ｌに得られる信号の論理振幅は大きい。

定常状態のセンス回路の消費電力は、電源Ｅｌから接地
に流れる電流の総和できまり、この総和はＱ５−Ｑ３−
Ｑｌの径路を流れる電流と、Ｑ５−Ｑ４−Ｑ２の径路を
流れる電流の和で求まる。

センス回路に入力される差動信号に、ある程度以上の論
理振幅があれば、Ｑ４とＱ２のいずれか一方は非導通状
態またはそれに近い状態となるので、この径路を流れる
電流は殆ど零である。そのため、センス回路の消費電力
は、Ｑ５−Ｑ３−Ｑｌの径路を電源から接地に流れる電
流ＩＲによるものが支配的となる。ＩＲの入力電圧（Ｖ
工ｆ）依存性を第５図に示す。Ｖ□ｆが低下するにつれ
てＱ３（Ｐ−ｃｈＭＯ３Ｔ）の導通抵抗が下がるのでＩ
Ｒは増大し、センス回路の消費電力は増加する。

スタティック形メモリにおいて、読出し回路系の要部構
成を第６図に示す。Ｍはメモリセル、ＷＬ　（ｐ）；　
　（ｐ＝１、・・・　Ｐ）はワード線ＢＬ　（ｑ）とＢ
Ｌ　（ｑ）；　　（ｑ＝１、・・・、Ｑ）は差動信号の
伝送線路として対となるビット線である。また、Ｅ２は
直流定電圧電源、ＺｌとＺｌは負荷であり、これら３個
の素子はビット線のプルアップ回路を構成している。Ｓ
Ａはセンス回路である。ＭＵＸはマルチプレクサであり
、複数対のビット線から一組を選択し、センス回路に接
続する。なお、第６図では、選択状態にあるメモリセル
と、これに関連するワード線とビット線対だけを示した
。

メモリセルが選択されると、電源Ｅ２からメモリセルに
電流の流れ込みが起こり、メモリセルの記憶状態に依存
して、負荷Ｚ１またはＺ２の両端に電圧降下が発生する
。時刻Ｔ、にメモリセルが選択され、第６図中に破線で
示すように、Ｚｌを介して電流の流れ込みが起こったと
する。この場合、第７図に示すように、ビット線ＢＬの
電位（Ｖ叶）がプルアップレベルＶＰからＬＯＷレベル
ＶＬまで低下するので、この状態をＶＢＬを参照電圧（
Ｖｒｅｆ）　、ＶＢＬを入力電圧（ＶＢｎ）としてセン
ス回路で検出する。

メモリセル選択時には、選択ワード線上の全メモリセル
において、電源Ｅ２から電流の流れ込みが起こる。その
ため、大容量メモリではワード線選択時にメモリセルで
消費される電力が問題になる。この問題を回避する一手
法として、ビット線プリチャージ方式がある。これは、
負荷ＺｌおよびＺ２をスイッチに置き換えた構成であり
、プリチャージ期間を設けてビット線をＨＩＧＨレベル
にプリチャージする。ワード線選択時には、スイッチは
非導通状態に制御されるので、メモリセルで消費される
電力はビット線の寄生容量に蓄えられた電荷量に限定で
きる。

ビット線プリチャージ方式について、ビット線の動作波
形を第８図に示す。Ｔ、でメモリセルが選択されると、
ＬＯＷ側ビット線の電位が接地電位まで低下することが
、第７図に示したビット線プルアップ方式と異なる。

〔発明が解決しようとする課題〕

第４および第５図で説明したように、従来のセンス回路
には入力端子Ｔ１の電位（ｖｌ。ｆ）が低下するとセン
ス回路の消費電力が著しく増加する性質があった。その
ため、検出感度が良いものの、ビット線プリチャージ方
式の半導体メモリとはセンス回路の消費電力の点で整合
性が悪いという欠点があった。これは、多ビット出力の
メモリやキャシュメモリのように、センス回路を多数搭
載し同時に動作させることが必要なメモリでは、センス
回路がチップの消費電力に占める割合が高くなりすぎる
ので問題である。

本発明の目的は、上述の問題点を解決するべく、ビット
線プリチャージ方式の半導体メモリに適用して有効な、
低消費電力なセンス回路を提供することにある。

［発明が解決しようとする手段］上記の目的を達成するため、本発明のセンス回路は、カ
レントミラー形回路を構成する第１と第２のＭＯＳトラ
ンジスタと、該ＭＯＳトランジスタのそれぞれと電源に
対して直列構成を有する異なる導電形の第３と第４のＭ
ＯＳトランジスタとを備え、かつ第１と第２のＭＯＳト
ランジスタのゲートと第３のＭＯＳトランジスタのドレ
イン（またはソース）とを第１の節点で接続し、第２の
Ｎ１０Ｓトランジスタのドレイン（またはソース）と第
・１のＮ１０Ｓトランジスタのドレイン（またはソース
）とを第２の節点で接続し、第３と第４のＭＯＳトラン
ジスタのゲートから入力信号を得て該ＭＯＳトランジス
タのそれぞれが第１と第２のそれぞれのＭＯＳトランジ
スタを負荷として駆動するとともに、上記第２の節点か
ら出力信号を得るセンス回路において、導電形が上記第
１のＭＯＳトランジスタと同じ第５のＭＯＳトランジス
タを設け、該ＭＯＳトランジスタのドレイン（またはソ
ース）は上記第１の節点に、ソース（またはドレイン）
は上記第１のＭＯＳトランジスタのドレイン（またはソ
ース）に、ゲートは上記第３のＭＯＳトランジスタのゲ
ートにそれぞれ接続することを特徴とし、またあるいは
、上記のようなセンス回路において、上記第１のＭＯＳ
トランジスタのドレイン（またはソース）を上記第１の
節点に接続するとともに、該ＭＯＳトランジスタと導電
形が同じ第５のＭＯＳトランジスタを設け、該ＭＯＳト
ランジスタのドレイン（またはソース）は上記第１のＭ
ＯＳトランジスタのソース（またはドレイン）に、ソー
ス（またはドレイン）は電源の一端側（接地側）に、ゲ
ートは上記第３のＭＯＳトランジスタのゲートにそれぞ
れ接続することを特徴とする。

すなわち、本発明は、カレントミラー形回路を負荷とし
、導電形が負荷と異なるＭＯＳトランジスタをドライバ
とするセンス回路において、ＭＯＳトランジスタのゲー
トとドレインまたはソースを結合した負荷に直列に、導
電形が負荷と同じＭＯＳトランジスタで構成した上記第
５のＭＯＳトランジスタをスイッチとして挿入し、参照
電圧として用いる入力信号でこのスイッチを制御するこ
とを主要な特徴とする。

［作　用１上記の本発明の回路構成の中で設けた第５のＭＯＳトラ
ンジスタは、そのゲートが上記第３のＭＯＳトランジス
タのゲートに接続されているので、第３のＭＯＳトラン
ジスタとともに参照電圧として用いる入力信号で制御さ
れる。そしてこの人力信号電圧が低下するとともに、第
３のＭＯＳトランジスタはその導通抵抗が小さくなるの
に対して、第５のＭＯＳトランジスタはその導通抵抗が
増大し、十分低い入力電圧に対しては非導通状態になる
。したがって、この入力信号の低下とともに消費電力が
増大していた従来例に比べ、本発明は第５のＭＯＳトラ
ンジスタがスイッチの役を果たすこととなって、入力信
号電圧の低下した場合のセンス回路の消費電力の増大を
抑制するものとなる。

またこのことは、メモリセルからのデータの読み出し時
にビット線電位を接地電位に低下させる、ビット線プリ
チャージ方式のセンス回路として低消費電力化の観点で
好適になる。

〔実施例］本発明の第１の実施例を第１図に示す。Ｅｌは出力電圧
がＶｃｃなる直流定電圧電源、Ｃ１は２レベル信号φ１
を出力するクロック発生回路、Ｔ１とＴ、は一対の入力
端子、Ｔ　ｏｕｔは出力端子である。

ＱｌとＣ２、そしてＣ６はＮ　−ｃｈＭ　ＯＳ　トラン
ジスタ、Ｃ３〜Ｃ５はＰ　−ｃｈＭ　ＯＳ　トランジス
タである。Ｎ−ｃｈＭＯｓトランジスタＱ１とＣ２はカ
レントミラー形の負荷を構成している。第４図に示した
従来の回路とは、Ｎ　−ｃｈＭ　ＯＳ　トランジスタＱ
６が挿入されていることが異なる。

定常状態のセンス回路の消費電力は、電源Ｅ１から接地
に流れる電流の総和できまり、この総和はＱ　５−０３
−　Ｑ　６　　Ｑ　１の径路を流れる電流と、Ｃ５−０
４−Ｃ２の径路を流れる電流の和で求まる。センス回路
に人力される差動信号に、ある程度以上の論理振幅があ
れば、Ｃ４とＣ２のいずれか一方は非導通状態またはそ
れに近い状態となるので、この径路を流れる電流は殆ど
零である。そのため、センス回路の消費電力は、Ｃ５−
Ｃ３−Ｃ６−Ｑ　１の径路を電源から接地に流れる電流
ＩＲによるものが支配的となる。ＩＲの入力電圧（Ｖ−
ｆ）依存性を実線で第２図に示す。Ｖ　ｒａｆが低下す
るにつれて、Ｃ３（Ｐ−ｃｈＭＯ３Ｔ）の導通抵抗は下
がり、Ｑ　６　（Ｎ−ｃｈＭｏ　Ｓ　Ｔ）の導通抵抗は
増大する。そのため、ＩＲの値は、あるＶｒｅｆの値を
境に増大から減少に転じ、ピーク特性を示す。これは、
丁度インバータの特性に似ている。Ｖｒｅｆが十分低下
すると、Ｃ６は非導通状態となり、共通節点ＮＣは導通
状態のＣ３によってＶｃｃ電位に達する。また、第２図
では比較のために、第４図に示した従来回路の特性も破
線で付記した。このように、第１の実施例の回路には、
Ｔの入ツノ電圧（ｖｙｅｒ）が低下した場合にセンス回
路の消費電力が増大することを抑制できる特長がある。

また、入力信号のレベル（ＶｒｅｆおよびＶｉｎの値）
が高い程センス感度が良いことは、第４図に示した従来
例と同様である。

既述のように、ビット線プリチャージ方式の読出し回路
系では、メモリセルからのデータ読出し時にビット線の
電位が大振幅動作し接地電位まで低下する。一方、本発
明のセンス回路はＶ、。ｆの値が一定値以下に低下する
と消費電力の増大が抑制され減少特性を示すので、プリ
チャージ方式の読出し回路系と整合性が良い。

本発明の第２の実施例を第３図に示す。Ｅｌは出力電圧
がＶｃｃなる直流定電圧電源、ＣＩは２レベル信号φ１
を出力するクロック発生回路、Ｔ１とＴ３は一対の入力
端子、Ｔｏｕｔは出力端子である。

ＱｌとＱ２、そしてＱ６’はＮ　−ｃｈＭ　ＯＳ　トラ
ンジスタ、Ｑ３〜Ｑ５はＰ　−ｃｈＭ　ＯＳ　トランジ
スタである。Ｎ−ｃｈＭＯｓトランジスタＱｌとＱ２は
カレントミラー形の負荷を構成している。第１図に示し
た第１の実施例とは、Ｎ　−ｃｈＭ　ＯＳ　ｈランジス
タＱ６’の挿入位置が異なる。第２の実施例においても
、第２図と同様な特性があり、同様な消費？Ｕカ低低動
効果ある。

本発明の第３の実施例として、第１図に示した第１の実
施例において、ＭＯＳトランジスタの導電形ＣＰ−ｃｈ
またはＮ−ｃｈ）を入れ替えた構成も可能であり、同等
の消費電力低減効果がある。第１の実施例とは、第１図
中の電源Ｅｌに負電源を用いること、ビット線の電位を
ＬＯＷレベルにディスチャージした状態でメモリセルか
ら情報を読み出すことが異なる。

本発明の第４の実施例として、第３図に示した第２の実
施例において、ＭＯＳトランジスタの導電形（１〕−ｃ
ｈまたはＮ−ｃｈ）を入れ替えた構成も０■能であり、
同等の消９ｆｆｉ力低減効果がある。第３図中の電源Ｅ
１に負電源を用いること、ビット線の電位をＬＯＷレベ
ルにディスチャージした状態でメモリセルから情報を読
み出すことは、第３の実施例と同様である。

〔発明の効果〕

以」二説明したように、本発明のカレントミラー負荷形
センス回路は、ＭＯＳトランジスタのゲートとドレイン
またはソースを結合した負荷に直列に、導電形が負荷と
同じＭＯＳトランジスタで構成したスイッチを挿入し、
このスイッチを参照電圧として用いる入力信号で制御し
ている。そのため、メモリセルからビット線に出力され
る読出し信号が大振幅動作しても、センス回路の消費電
力を低く抑えられる利点がある。従って、多ビット出力
のメモリやキャシュメモリのように、多数のセンス回路
を搭載し多ビットの情報を同時に読み出すようなＬＳＩ
メモリに本発明のセンス回路を適用すれば、チップ当り
の消費電力の増大を低く抑えることができ、大きな効果
が得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図は第１
の実施例の消費電力低減効果を説明する図、第３図は本
発明の第２の実施例を示す図、第４図は従来のセンス回
路を示す図、第５図は従来のセンス回路において、消費
電力の入力レベル依存性を示す図、第６図はセンス回路
周辺の読出し回路系の構成を示す図、第７図はビット線
プルアップ方式におけるビット線の動作波形図、第８図
はビット線プリチャージ方式におけるビット線の動作波
形図である。Ｑｌ、Ｑ２、Ｑ６、Ｑ６’ ・・・Ｎ−ｃｈＭＯｓトランジスタＱ３、Ｑ４、Ｑ５・・・Ｐ−ｃｈＭＯｓトランジスタＥ
１、Ｅ２・・直流定電圧電源Ｃトクロック発生回路Ｔ２、Ｔ２・・入力端子　　　　　Ｔｏｕｔ・・・出力
端子Ｚｌ、Ｚ２・・・負荷　　　　　　Ｍ・・・メモリ
セルＭ　Ｕ　Ｘ・・・マルチプレクサ、ＷＬ　（ｐ）・
・・ワード線ＢＬ　（ｑ）、ＢＬ　（ｑ）・・・ビット
線Ｎ　Ｃ＋　Ｎ　Ｇ　’・・・節点第２図Ｅ２直情１１圧電５乗ｗｕｐ＋−−−−−−ワード島１ＢＬｌ？１．ＢＬＩ）ｌ−−し’ｑト＾乳５Ａ−−−−
−−１）ス回路ＭＵＸ−−−−−−−マルチアレフサ第４Ｏ３，Ｏｎ、０５−−Ｐ％キ＋しＭＯＳ）う：＝ジス？
図１５＠間第７図崎間第８

Claims

【特許請求の範囲】１、カレントミラー形回路を構成する第１と第２のＭＯ
Ｓトランジスタと、該ＭＯＳトランジスタのそれぞれと
電源に対して直列構成を有する異なる導電形の第３と第
４のＭＯＳトランジスタとを備え、かつ第１と第２のＭ
ＯＳトランジスタのゲートと第３のＭＯＳトランジスタ
のドレイン（またはソース）とを第１の節点で接続し、
第２のＭＯＳトランジスタのドレイン（またはソース）
と第４のＭＯＳトランジスタのドレイン（またはソース
）とを第２の節点で接続し、第３と第４のＭＯＳトラン
ジスタのゲートから入力信号を得て該ＭＯＳトランジス
タのそれぞれが第１と第２のそれぞれのＭＯＳトランジ
スタを負荷として駆動するとともに、上記第２の節点か
ら出力信号を得るセンス回路において、導電形が上記第
１のＭＯＳトランジスタと同じ第５のＭＯＳトランジス
タを設け、該ＭＯＳトランジスタのドレイン（またはソ
ース）は上記第１の節点に、ソース（またはドレイン）
は上記第１のＭＯＳトランジスタのドレイン（またはソ
ース）に、ゲートは上記第３のＭＯＳトランジスタのゲ
ートにそれぞれ接続することを特徴とするセンス回路。２、カレントミラー形回路を構成する第１と第２のＭＯ
Ｓトランジスタと、該ＭＯＳトランジスタのそれぞれと
電源に対して直列構成を有する異なる導電形の第３と第
４のＭＯＳトランジスタとを備え、かつ第１と第２のＭ
ＯＳトランジスタのゲートと第３のＭＯＳトランジスタ
のドレイン（またはソース）とを第１の節点で接続し、
第２のＭＯＳトランジスタのドレイン（またはソース）
と第４のＭＯＳトランジスタのドレイン（またはソース
）とを第２の節点で接続し、第３と第４のＭＯＳトラン
ジスタのゲートから入力信号を得て該ＭＯＳトランジス
タのそれぞれが第１と第２のそれぞれのＭＯＳトランジ
スタを負荷として駆動するとともに、上記第２の節点か
ら出力信号を得るセンス回路において、上記第１のＭＯ
Ｓトランジスタのドレイン（またはソース）を上記第１
の節点に接続するとともに、該ＭＯＳトランジスタと導
電形が同じ第５のＭＯＳトランジスタを設け、該ＭＯＳ
トランジスタのドレイン（またはソース）は上記第１の
ＭＯＳトランジスタのソース（またはドレイン）に、ソ
ース（またはドレイン）は電源の一端側に、ゲートは上
記第３のＭＯＳトランジスタのゲートにそれぞれ接続す
ることを特徴とするセンス回路。