JPH03238910A - アッテネータ - Google Patents
アッテネータInfo
- Publication number
- JPH03238910A JPH03238910A JP3540890A JP3540890A JPH03238910A JP H03238910 A JPH03238910 A JP H03238910A JP 3540890 A JP3540890 A JP 3540890A JP 3540890 A JP3540890 A JP 3540890A JP H03238910 A JPH03238910 A JP H03238910A
- Authority
- JP
- Japan
- Prior art keywords
- attenuator
- fet
- voltage
- parallel
- gate
- Prior art date
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- Pending
Links
- 238000012937 correction Methods 0.000 claims abstract description 5
- WXZMFSXDPGVJKK-UHFFFAOYSA-N pentaerythritol Chemical compound OCC(CO)(CO)CO WXZMFSXDPGVJKK-UHFFFAOYSA-N 0.000 abstract 1
- 239000005020 polyethylene terephthalate Substances 0.000 abstract 1
- 229920000139 polyethylene terephthalate Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Non-Reversible Transmitting Devices (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアッテネータに関し、特に電界効果トランジス
タの集積回路を用いたアッテネータに関する。
タの集積回路を用いたアッテネータに関する。
アッテネータは、通信、計測、電波応用分野に広く応用
され、その場合特に外部制御電圧と減衰量が直線となる
ことを要求されている。
され、その場合特に外部制御電圧と減衰量が直線となる
ことを要求されている。
従来、この種の７ツテネータはＰＩＮダイオードと関数
発生器とで構成されている。
発生器とで構成されている。
上述した従来の方法は構成されているＰＩＮダイオード
が単体で構成されるため、各々のＰＩＮダイオードの特
性バラツキにより正確に制御することが困難であった。
が単体で構成されるため、各々のＰＩＮダイオードの特
性バラツキにより正確に制御することが困難であった。
また関数発生器もダイオードを利用した回路では調整が
複雑であり、動作温度範囲が狭いと云う欠点がある。
複雑であり、動作温度範囲が狭いと云う欠点がある。
〔課題を解決するための手段ヨ
本発明の７ツテネータは、
（Ａ）入力信号端と出力信号端との間に挿入された二個
直列のＦＥＴと、該ＦＥＴの接続点と接地電位点間に挿
入された並列ＦＥＴとでＴ型に構成された信号アッテネ
ータ、 （Ｂ） 入力端に特性インピーダンスを接続し、前記
信号アッテネータと同一ＩＣチップに同一構成で形成さ
れ、かつ前記直列のＦＥＴのゲートと前記並列ＦＥＴの
ゲートとそれぞれに対応して共通に接続されたミラーア
ッテネータ、（Ｃ） 一方の入力端に前記ミラーアッ
テネータの出力信号を入力し、他方の入力端に定電圧を
抵抗と特性インピーダンスとで分圧した基準電圧を印加
し、出力端が前記並列ＦＥＴの前記ゲートに接続する第
１の差動増幅回路を有する直流バイアス制御回路、 ■）一方の入力端に制御電圧を入力し、他方の入力端に
外部電源端と接地電位点間に挿入された特性インピーダ
ンスと帰還ＦＥＴの直列回路の分圧電圧が供給され、差
動出力電圧を前記帰還ＦＥＴ及び前記並列ＦＥＴのゲー
トに共通に供給する第２の差動増幅回路を有する非直線
性補正回路、 を含んで構成されている。
直列のＦＥＴと、該ＦＥＴの接続点と接地電位点間に挿
入された並列ＦＥＴとでＴ型に構成された信号アッテネ
ータ、 （Ｂ） 入力端に特性インピーダンスを接続し、前記
信号アッテネータと同一ＩＣチップに同一構成で形成さ
れ、かつ前記直列のＦＥＴのゲートと前記並列ＦＥＴの
ゲートとそれぞれに対応して共通に接続されたミラーア
ッテネータ、（Ｃ） 一方の入力端に前記ミラーアッ
テネータの出力信号を入力し、他方の入力端に定電圧を
抵抗と特性インピーダンスとで分圧した基準電圧を印加
し、出力端が前記並列ＦＥＴの前記ゲートに接続する第
１の差動増幅回路を有する直流バイアス制御回路、 ■）一方の入力端に制御電圧を入力し、他方の入力端に
外部電源端と接地電位点間に挿入された特性インピーダ
ンスと帰還ＦＥＴの直列回路の分圧電圧が供給され、差
動出力電圧を前記帰還ＦＥＴ及び前記並列ＦＥＴのゲー
トに共通に供給する第２の差動増幅回路を有する非直線
性補正回路、 を含んで構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図である。
第１図に於いてｌは信号アッテネータ、２はミラーアッ
テネータ、３は直流バイアス制御回路、４は非直線性補
正回路である。
テネータ、３は直流バイアス制御回路、４は非直線性補
正回路である。
Ｔ型のミラーアッテネータ′ｔ１２の端子５は５０オー
ムで終端されている。
ムで終端されている。
もう一方の端子６は制御回路３の入力に接続されている
。
。
制御回路３内の第１の差動増幅回路７の基準電圧Ｅｓは
抵抗Ｒと特性インピーダンス５０オームで構成されてい
る。
抵抗Ｒと特性インピーダンス５０オームで構成されてい
る。
いまミラーアッテネータ２の直列に接続された２ケのＦ
ＥＴのゲー）Ｇｓに何らかのバイアス電圧ｖ３が加わる
と、端子６の電圧Ｖ６が変化する。
ＥＴのゲー）Ｇｓに何らかのバイアス電圧ｖ３が加わる
と、端子６の電圧Ｖ６が変化する。
差動増幅回器７は基準電圧Ｅ、との差を増幅した後、モ
ニタアッテネータ２内の並列に接続さ益たＦＥＴのゲー
トＧＰバイアス電圧Ｖ、を変化させ、端子６の電圧■６
が基準電圧Ｅ、と同じになる様に並列に接続された？”
昏Ｆ Ｅ Ｔ ｐの抵抗を変化させる。
ニタアッテネータ２内の並列に接続さ益たＦＥＴのゲー
トＧＰバイアス電圧Ｖ、を変化させ、端子６の電圧■６
が基準電圧Ｅ、と同じになる様に並列に接続された？”
昏Ｆ Ｅ Ｔ ｐの抵抗を変化させる。
したがって直列に接続された２ケのＦ Ｅ Ｔ ｓの抵
抗と並列に接続されたＦＥＴＰの抵抗との関係は端子６
の電圧■、が常に一定となる関係で変化する為、Ｔ型の
ミラーアッテネータの特性インピーダンスは５０Ω一定
となる。
抗と並列に接続されたＦＥＴＰの抵抗との関係は端子６
の電圧■、が常に一定となる関係で変化する為、Ｔ型の
ミラーアッテネータの特性インピーダンスは５０Ω一定
となる。
信号アッテネータのＴ型のＦＥＴはミラーアッテネータ
と同一ＩＣチップで構成されかつ直列ＦＥＴのゲートと
並列ＦＥＴのゲートはそれぞれ共通接続されているので
、各内部抵抗はすなわちアッテネータ特性は両アッテネ
ータ共同一である。
と同一ＩＣチップで構成されかつ直列ＦＥＴのゲートと
並列ＦＥＴのゲートはそれぞれ共通接続されているので
、各内部抵抗はすなわちアッテネータ特性は両アッテネ
ータ共同一である。
一方、外部制御電圧■。は端子８より差動増幅回器９に
加えられ基準電圧となる。
加えられ基準電圧となる。
帰還ＦＥＴ１０は差動増幅回器９の出力により電流が制
御され帰還ＦＥＴｌ０のドレイン電圧がＶ、となる。
御され帰還ＦＥＴｌ０のドレイン電圧がＶ、となる。
ＦＥＴｌ０に流れる電流工ゎとＦＥＴ１０の抵抗値Ｒ１
，ＦＥＴＩ Ｏの供給電圧■ＤＤとの関係は第（１）式
の様になる。
，ＦＥＴＩ Ｏの供給電圧■ＤＤとの関係は第（１）式
の様になる。
一方、第２図に示すように両アッテネータ１及び２の等
偏向部抵抗を表した場合は、直列及び並列抵抗Ｒｓ、Ｒ
ｐは減衰量Ｋ及び特性インピーダンスＲ０により、第（
２）式、第（３）式の様に表わされる。
偏向部抵抗を表した場合は、直列及び並列抵抗Ｒｓ、Ｒ
ｐは減衰量Ｋ及び特性インピーダンスＲ０により、第（
２）式、第（３）式の様に表わされる。
上の第（１）弐〜（３）式よりＲｏ ” Ｒｏとすると
減衰量には第（Ａ）式で表わされる。
減衰量には第（Ａ）式で表わされる。
したがって■ＤＤを一定電圧とすると減衰量は外部制御
電圧■。に逆比例する。
電圧■。に逆比例する。
従って、ＦＥＴの信号アッテネータ１は、ミラーアッテ
ネータ２と同一等価回路となるので、ＲＦＩＮとＲＦＯ
ＵＴに対して常に自動的に所定の減衰特性を示す。
ネータ２と同一等価回路となるので、ＲＦＩＮとＲＦＯ
ＵＴに対して常に自動的に所定の減衰特性を示す。
〔発明の効果］
以上説明した様に本発明は、２組のＴ型のアラ
第１図は本発明の一実施例を示す構成図、第２図はアッ
テネータの等価回路図である。 １・・・・・・信号アッテネータ、２・・・・・・ミラ
ーアッテネータ、３・・・・・・直流バイアス制御回路
、４・・団・非直線性補正回路、５・・・・・・５ｏΩ
終端用端子、６・・・・・・制御回路入力端子、７・・
・・・・第１の差動増幅回器、８・・・・・・外部制御
入力端子、９・・・・・・第２の差動増幅回器、１０・
・・・・・帰還ＦＥＴ。
テネータの等価回路図である。 １・・・・・・信号アッテネータ、２・・・・・・ミラ
ーアッテネータ、３・・・・・・直流バイアス制御回路
、４・・団・非直線性補正回路、５・・・・・・５ｏΩ
終端用端子、６・・・・・・制御回路入力端子、７・・
・・・・第１の差動増幅回器、８・・・・・・外部制御
入力端子、９・・・・・・第２の差動増幅回器、１０・
・・・・・帰還ＦＥＴ。
Claims (1)
- 【特許請求の範囲】 （Ａ）入力信号端と出力信号端との間に挿入された二個
直列のＦＥＴと、該ＦＥＴの接続点と接地電位点間に挿
入された並列ＦＥＴとでＴ型に構成された信号アッテネ
ータ、 （Ｂ）入力端に特性インピーダンスを接続し、前記信号
アッテネータと同一ＩＣチップに同一構成で形成され、
かつ前記直列のＦＥＴのゲートと前記並列ＦＥＴのゲー
トとそれぞれに対応して共通に接続されたミラーアッテ
ネータ、 （Ｃ）一方の入力端に前記ミラーアッテネータの出力信
号を入力し、他方の入力端に定電圧を抵抗と特性インピ
ーダンスとで分圧した基準電圧を印加し、出力端が前記
並列ＦＥＴの前記ゲートに接続する第１の差動増幅回路
を有する直流バイアス制御回路、 （Ｄ）一方の入力端に制御電圧を入力し、他方の入力端
に外部電源端と接地電位点間に挿入された特性インピー
ダンスと帰還ＦＥＴの直列回路の分圧電圧が供給され、
差動出力電圧を前記帰還ＦＥＴ及び前記並列ＦＥＴのゲ
ートに共通に供給する第２の差動増幅回路を有する非直
線性補正回路、 を含むことを特徴とするアッテネータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3540890A JPH03238910A (ja) | 1990-02-15 | 1990-02-15 | アッテネータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3540890A JPH03238910A (ja) | 1990-02-15 | 1990-02-15 | アッテネータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238910A true JPH03238910A (ja) | 1991-10-24 |
Family
ID=12441063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3540890A Pending JPH03238910A (ja) | 1990-02-15 | 1990-02-15 | アッテネータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238910A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722901A (ja) * | 1993-07-01 | 1995-01-24 | Nec Corp | 減衰回路 |
| JPH08222994A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 減衰回路 |
| WO1998032061A1 (en) * | 1996-09-05 | 1998-07-23 | The Whitaker Corporation | Compensation network for pinch off sensitive circuits |
-
1990
- 1990-02-15 JP JP3540890A patent/JPH03238910A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722901A (ja) * | 1993-07-01 | 1995-01-24 | Nec Corp | 減衰回路 |
| JPH08222994A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 減衰回路 |
| WO1998032061A1 (en) * | 1996-09-05 | 1998-07-23 | The Whitaker Corporation | Compensation network for pinch off sensitive circuits |
| US5903177A (en) * | 1996-09-05 | 1999-05-11 | The Whitaker Corporation | Compensation network for pinch off voltage sensitive circuits |
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