JPS5834606A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS5834606A JPS5834606A JP13218781A JP13218781A JPS5834606A JP S5834606 A JPS5834606 A JP S5834606A JP 13218781 A JP13218781 A JP 13218781A JP 13218781 A JP13218781 A JP 13218781A JP S5834606 A JPS5834606 A JP S5834606A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- amplifier circuit
- output
- common electrode
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明社増幅回路の歪みの改良に関する〇−紋に増幅素
子は歪みを発生するので、所望の増幅度を得たい場舎に
あらかじめ充分に大きく増幅し丸上で、回路の出力端子
から入力側に負帰還をかけて歪みを減少させたシしてい
るが、本発明は負帰還ループを用いることなく、簡単な
回路構成で増幅回路の歪みを減少させることを目的とし
ているＣ本発明は、増幅素子Ｏ入力電極と共通電極の電
極間に生じる信号の電圧降下分あるいは皺電圧降下分の
変動分を検出して電流成分に変換して増幅し、皺増幅し
九電流成分を増幅素子の主電流に対して逆相で負荷抵抗
に流入することによって、前記信号の電圧降下あるいは
その変動に伴う前記主電流の減少あるいは変動を相殺し
、回路の出力電流に対する前記電極間０１１号の電圧降
下あるい紘変動による影響をなくする様に動作する０即
ち、本発明は伝達特性のリニアな増幅素子を用いたのに
等価な、良好な増幅回路を提供する０ｊｌｌ１図社、本
発明のｊｌＩＯ実施例である。入力端子ｌは増幅素子で
あるＦＥＴ２のゲート（入力電極）に接続すると共に差
動増幅回路４０反転入力端子に接続する０ＦＥＴ２のド
レイン（出力電極）は抵抗９を介して電１１ＶｅｃＫ！
Ｉ続すると共に、出力端子１０及び前記差動増幅回路４
の出力端子５に接続し、ソース（共通電極）は差動増幅
回路４の非反転入力端子に接続すると共に、抵抗３を介
して出力端子８及び差動増幅回路４の出力端子６に接続
する。出力端子８は抵抗７を介して接地する０ 以上の構成に於ける動作について説明する。差動増幅回
路４はその差動入力信号に対して、２つの電流出力を発
生するものとし、咳差動増幅Ｈ路４の出力端子５に流入
する電流値と出力端子６から流出する電流値はそれぞれ
等しく、その出力電流１．と差動入力信号・、とＯ比を
ｌ〆４＝ｈとし、抵抗３．７、及び９０抵抗値をそれぞ
れＲ３、Ｒ丁及びＲ９とし、入力端子１に印加される入
力信号レベルを０１とし、ＦＥＴ２のゲートソース間の
信号レベルを・、とし、入力端子ｌと出力端子８間の信
号レベルを〇、とし、出力端子８及び１００出力信号レ
ベルをそれぞれ・、及、び・□。とじ、Ｆｌｉ：Ｔ２０
ドレイン電流を１１とすると、諌ドレイン電流１ｍは入
力端子１と出力端子８との端子間レベル・、から・２を
減じたレベルをＨｓで除した電流値で １１＝ ３−− （１３Ｒ３Ｈ
ａ となシ、・、の大きさに応じた分だけ電流値は減少して
いる。
子は歪みを発生するので、所望の増幅度を得たい場舎に
あらかじめ充分に大きく増幅し丸上で、回路の出力端子
から入力側に負帰還をかけて歪みを減少させたシしてい
るが、本発明は負帰還ループを用いることなく、簡単な
回路構成で増幅回路の歪みを減少させることを目的とし
ているＣ本発明は、増幅素子Ｏ入力電極と共通電極の電
極間に生じる信号の電圧降下分あるいは皺電圧降下分の
変動分を検出して電流成分に変換して増幅し、皺増幅し
九電流成分を増幅素子の主電流に対して逆相で負荷抵抗
に流入することによって、前記信号の電圧降下あるいは
その変動に伴う前記主電流の減少あるいは変動を相殺し
、回路の出力電流に対する前記電極間０１１号の電圧降
下あるい紘変動による影響をなくする様に動作する０即
ち、本発明は伝達特性のリニアな増幅素子を用いたのに
等価な、良好な増幅回路を提供する０ｊｌｌ１図社、本
発明のｊｌＩＯ実施例である。入力端子ｌは増幅素子で
あるＦＥＴ２のゲート（入力電極）に接続すると共に差
動増幅回路４０反転入力端子に接続する０ＦＥＴ２のド
レイン（出力電極）は抵抗９を介して電１１ＶｅｃＫ！
Ｉ続すると共に、出力端子１０及び前記差動増幅回路４
の出力端子５に接続し、ソース（共通電極）は差動増幅
回路４の非反転入力端子に接続すると共に、抵抗３を介
して出力端子８及び差動増幅回路４の出力端子６に接続
する。出力端子８は抵抗７を介して接地する０ 以上の構成に於ける動作について説明する。差動増幅回
路４はその差動入力信号に対して、２つの電流出力を発
生するものとし、咳差動増幅Ｈ路４の出力端子５に流入
する電流値と出力端子６から流出する電流値はそれぞれ
等しく、その出力電流１．と差動入力信号・、とＯ比を
ｌ〆４＝ｈとし、抵抗３．７、及び９０抵抗値をそれぞ
れＲ３、Ｒ丁及びＲ９とし、入力端子１に印加される入
力信号レベルを０１とし、ＦＥＴ２のゲートソース間の
信号レベルを・、とし、入力端子ｌと出力端子８間の信
号レベルを〇、とし、出力端子８及び１００出力信号レ
ベルをそれぞれ・、及、び・□。とじ、Ｆｌｉ：Ｔ２０
ドレイン電流を１１とすると、諌ドレイン電流１ｍは入
力端子１と出力端子８との端子間レベル・、から・２を
減じたレベルをＨｓで除した電流値で １１＝ ３−− （１３Ｒ３Ｈ
ａ となシ、・、の大きさに応じた分だけ電流値は減少して
いる。
そこで、差動増幅回路４の出力電流量２Ｆｉ前述の様ｋ
１ ｇ−ｊ’ｍ・・、であ）、出力電流量。は量、と
１□とを加算した亀のであるから、とめＩ２を（り式の
右辺５１２項の部分・ｓ／Ｒｓ Ｋ等しくなる様に１即
ちｊ’ｍ−１４とすれば出力電流１゜杜、・、０大きさ
に応じた電流の減少分がｉ、によって補われて相殺され
、（１）式の右辺矛１項の部分に等しい電流値となる。
１ ｇ−ｊ’ｍ・・、であ）、出力電流量。は量、と
１□とを加算した亀のであるから、とめＩ２を（り式の
右辺５１２項の部分・ｓ／Ｒｓ Ｋ等しくなる様に１即
ちｊ’ｍ−１４とすれば出力電流１゜杜、・、０大きさ
に応じた電流の減少分がｉ、によって補われて相殺され
、（１）式の右辺矛１項の部分に等しい電流値となる。
従って、この時の出力電流１゜情
１・＝二Ｂ−（、□、、＠＝−者一“二層、・、１゜−
２１−−−一−−−−−−−−−−〜−一−（２）Ｒ１
＋ Ｒ７ ζ０１１に本発明によれば、差動増幅回路４の出力電＃
１１．と差動入力信号・、との比を’ ２／＠＊ ＝
ｊ’ ＝’６とするととによって、ＩＰＥＰ２Ｏ３−ト
ノース間レベルによる影響が相殺されて、回路の出力電
流１、は入力信号・１と抵抗３及び７によって定ま〉、
あるいは出力端子８が接地であれば抵抗８によって定ま
る電流値と表る。従ってＦＦ、Ｔ２０相互コンダクタン
スのノンリニアによる歪み中、ＦＥＴ２から発生する雑
音等に影響されることがなｉ０実際には差動増幅回路４
も歪みを発生するが周知の様に増幅回路は一般にその扱
う信号レベルが小さければ発生する歪みも小さく、該差
動増幅回路４の扱う信号レベルは、ＦＥＴ２のゲートソ
ース間のレベルであ多入力信号・□に比べて非常に小さ
なレベルであるので差動増幅回路４から発生する歪みも
非常に小さい。従って歪みの少ない出力電流を得ること
が出来る。ここで、本発明による増幅回路は（２）式か
らも明らかな様に、第２図の様な等価回路即ち、入力端
子１を入力電極とし、出力端子８を共通電極とし、出力
端子１０を出力電極とした増幅素子で、その増幅素子の
相互コンダクタンスｐｍがリニアで１ｍ＝ｔＡｓである
増幅素子２０に置き換ったのに等しい等価回路となる。
２１−−−一−−−−−−−−−−〜−一−（２）Ｒ１
＋ Ｒ７ ζ０１１に本発明によれば、差動増幅回路４の出力電＃
１１．と差動入力信号・、との比を’ ２／＠＊ ＝
ｊ’ ＝’６とするととによって、ＩＰＥＰ２Ｏ３−ト
ノース間レベルによる影響が相殺されて、回路の出力電
流１、は入力信号・１と抵抗３及び７によって定ま〉、
あるいは出力端子８が接地であれば抵抗８によって定ま
る電流値と表る。従ってＦＦ、Ｔ２０相互コンダクタン
スのノンリニアによる歪み中、ＦＥＴ２から発生する雑
音等に影響されることがなｉ０実際には差動増幅回路４
も歪みを発生するが周知の様に増幅回路は一般にその扱
う信号レベルが小さければ発生する歪みも小さく、該差
動増幅回路４の扱う信号レベルは、ＦＥＴ２のゲートソ
ース間のレベルであ多入力信号・□に比べて非常に小さ
なレベルであるので差動増幅回路４から発生する歪みも
非常に小さい。従って歪みの少ない出力電流を得ること
が出来る。ここで、本発明による増幅回路は（２）式か
らも明らかな様に、第２図の様な等価回路即ち、入力端
子１を入力電極とし、出力端子８を共通電極とし、出力
端子１０を出力電極とした増幅素子で、その増幅素子の
相互コンダクタンスｐｍがリニアで１ｍ＝ｔＡｓである
増幅素子２０に置き換ったのに等しい等価回路となる。
従って、第１図に於いて出力端子８及び１０に生じる出
力信号・及ヒ・１０はそれぞれ、（２）式からＲフ ’ Ｒ１＋Ｒ７’ １ ” Ｒｓ＋Ｒｙ ” トナル。
力信号・及ヒ・１０はそれぞれ、（２）式からＲフ ’ Ｒ１＋Ｒ７’ １ ” Ｒｓ＋Ｒｙ ” トナル。
肖、第１図に於いて増幅素子ａＦＥＴ２を用いて説明を
したが、本発明に用いゐ増幅素子はＦＥＴに限らずトラ
ンジスタや真空管を用いても同様の効果を得ることが出
来ること社もちろんである。
したが、本発明に用いゐ増幅素子はＦＥＴに限らずトラ
ンジスタや真空管を用いても同様の効果を得ることが出
来ること社もちろんである。
第３図は本発明の才２の実施例である。同図は、前記第
１図の実施例に対し、更に歪＋Ｏ改善を行った実施例で
＠ＩｗＡと異なる点は、差動増幅回路４０反転入力端子
に印加される信号が抵抗１１と１２によって分圧されて
印加されるところだけであるので接続Ｏ詳ＩＩＡ′＆説
明は省略するも、差動増幅回路４０反転及び非反転入力
端子間に印加される信号レベルが第１図の場合に比べて
・４だ叶減少しているから、差動増幅回路４から発生す
る歪みは第１図の場合よりも更に小さな歪みとなる。従
って、第３図に於ける出力信号は第１図の場合よ）も更
に歪みの少ない良好な出力信号が得られゐ。図に於いて
、抵抗１１と１２による分圧比を峠とすると、入力端子
１と差動増幅回路４の反転入力端子間のレベル・４は、
・４＝（１−”／Ｋ）・。
１図の実施例に対し、更に歪＋Ｏ改善を行った実施例で
＠ＩｗＡと異なる点は、差動増幅回路４０反転入力端子
に印加される信号が抵抗１１と１２によって分圧されて
印加されるところだけであるので接続Ｏ詳ＩＩＡ′＆説
明は省略するも、差動増幅回路４０反転及び非反転入力
端子間に印加される信号レベルが第１図の場合に比べて
・４だ叶減少しているから、差動増幅回路４から発生す
る歪みは第１図の場合よりも更に小さな歪みとなる。従
って、第３図に於ける出力信号は第１図の場合よ）も更
に歪みの少ない良好な出力信号が得られゐ。図に於いて
、抵抗１１と１２による分圧比を峠とすると、入力端子
１と差動増幅回路４の反転入力端子間のレベル・４は、
・４＝（１−”／Ｋ）・。
従って１□′及び１ 、’ａそれぞれ
従って第１図の場合と同様にして９ｍ ＝ ”／Ｒ，と
すると出力電流１゜′は 従って、出力信号０８′及びｅｌ。′はそれぞれ７ ’ （Ｒｍ十Ｒ７）Ｋｓ ９ ・１＠’＝ｃ−−−−、、−−、、、、−−命ｌ＠３−
）Ｒ７）Ｋ とな）、抵抗１１と１２による分圧比１，４に関係表く
ＦＥＴ２から発生する歪みを相殺出来る。そして、ＦＥ
Ｔ２のゲートノース間レベルｓ２’には、該ＦＥＴ２の
リニアな相互コンダクタンス９（Ｒ２による損失電圧分
と、ノンリニアな相互コンダクタンス細２′による歪み
分が含まれているから、前記抵抗１１と１２による分圧
比をＩｇ整して抵抗１１による電圧降下分・４と、前記
、９ｒ１２ Ｋよる損失電圧分とを等しくなる様にすれ
ば、差動増幅回路４の扱うレベルは９ｒｎ２′による歪
み分だけの極めて小さなレベルとなるので、該差動増幅
回路４の発生する歪みも極めて小さくな抄、より歪みの
少１にい出力信号６６′あるいはｅ、。′を得ることが
出来石０尚、上記の様に差動増幅回路４の扱うレベルを
、ＦＦ：Ｔ２の歪み分だけにすれば回路総合での歪みを
極めて小さな歪みにすることが出来るので、第３図Ｏ抵
抗１１と１２による分圧の方法に限らず、第１図におけ
る入力端子１とＦＥＴ２のゲート間に増幅器を設けて、
前記ｙｚ２による損失電圧分に和尚するレベルだけあら
かじめ増幅してから、ＦＥＴ２のゲートに印加しても同
様の効果が得られ、又この場合にも、増幅器１３の歪み
も含めて歪みの相殺がなされること紘もちろんである。
すると出力電流１゜′は 従って、出力信号０８′及びｅｌ。′はそれぞれ７ ’ （Ｒｍ十Ｒ７）Ｋｓ ９ ・１＠’＝ｃ−−−−、、−−、、、、−−命ｌ＠３−
）Ｒ７）Ｋ とな）、抵抗１１と１２による分圧比１，４に関係表く
ＦＥＴ２から発生する歪みを相殺出来る。そして、ＦＥ
Ｔ２のゲートノース間レベルｓ２’には、該ＦＥＴ２の
リニアな相互コンダクタンス９（Ｒ２による損失電圧分
と、ノンリニアな相互コンダクタンス細２′による歪み
分が含まれているから、前記抵抗１１と１２による分圧
比をＩｇ整して抵抗１１による電圧降下分・４と、前記
、９ｒ１２ Ｋよる損失電圧分とを等しくなる様にすれ
ば、差動増幅回路４の扱うレベルは９ｒｎ２′による歪
み分だけの極めて小さなレベルとなるので、該差動増幅
回路４の発生する歪みも極めて小さくな抄、より歪みの
少１にい出力信号６６′あるいはｅ、。′を得ることが
出来石０尚、上記の様に差動増幅回路４の扱うレベルを
、ＦＦ：Ｔ２の歪み分だけにすれば回路総合での歪みを
極めて小さな歪みにすることが出来るので、第３図Ｏ抵
抗１１と１２による分圧の方法に限らず、第１図におけ
る入力端子１とＦＥＴ２のゲート間に増幅器を設けて、
前記ｙｚ２による損失電圧分に和尚するレベルだけあら
かじめ増幅してから、ＦＥＴ２のゲートに印加しても同
様の効果が得られ、又この場合にも、増幅器１３の歪み
も含めて歪みの相殺がなされること紘もちろんである。
尚、王妃種々実施例に関し、抵抗７Ｔｏるい紘９を短絡
して、出力端子１０あるいは８のいづれか一方からだけ
出力を得る様にしても何等さしつかえなく同様の効果を
得ることが出来る０ 第４図は本発明の矛３の実施例である。同図は、本発明
の才１の実施例に対して、第１図に於ける差動増幅回路
４に対応する差動増幅回路イは差動増幅器をＮ個並列接
続して、差動増幅回路４′の出力電流と差動入力信号と
の此を第１図の場合のＮ倍に増した実施例で、差動増幅
器の並列接続によって差動増幅回路４′から発生する歪
みを減少させ、回路総合での歪みを減少せんとするもの
である。
して、出力端子１０あるいは８のいづれか一方からだけ
出力を得る様にしても何等さしつかえなく同様の効果を
得ることが出来る０ 第４図は本発明の矛３の実施例である。同図は、本発明
の才１の実施例に対して、第１図に於ける差動増幅回路
４に対応する差動増幅回路イは差動増幅器をＮ個並列接
続して、差動増幅回路４′の出力電流と差動入力信号と
の此を第１図の場合のＮ倍に増した実施例で、差動増幅
器の並列接続によって差動増幅回路４′から発生する歪
みを減少させ、回路総合での歪みを減少せんとするもの
である。
同図に於いて、前記第１［Ｆ］と異ガゐ点は差動増幅回
路４′のＩｍｔＮ倍にした点と、差動増幅回路４′の出
力を、ｗｒＪ１図の抵抗７及びうのＮ分の１０抵抗値の
分圧点にそれぞれｗ！！続したととるのみであるので接
続の詳細な説明は省略するも、抵抗７−１の抵抗値は前
記抵抗７ＯＮ分の１の抵抗値であり、抵抗７−１と７−
２の抵抗値の和は前記抵抗７の抵抗値に等しく、同様に
抵抗９−１の抵抗値は前記抵抗９ＯＮ分の１の抵抗値で
あ）、抵抗９−１と９−２の抵抗値の和は前記抵抗９の
抵抗値に等しい。従って同図によれば、差動増幅回路４
′の出力を流１８′は第１図の場合のＮ倍であるが抵抗
７−１及び９−１の抵抗値がｔＩＩｃ１図の抵抗７及び
９の抵抗値に対してそれぞれＮ分の１の抵抗値である為
、弓による抵抗での電圧降下は等しく、第１図の場合と
同様に出力端子８及び１０には歪みの少ない出力信号・
、及び・１．を得ることが出来、しかも差動増幅回路Ｊ
□歪みの減少がな°されているので、歪み社更に少なく
なる。
路４′のＩｍｔＮ倍にした点と、差動増幅回路４′の出
力を、ｗｒＪ１図の抵抗７及びうのＮ分の１０抵抗値の
分圧点にそれぞれｗ！！続したととるのみであるので接
続の詳細な説明は省略するも、抵抗７−１の抵抗値は前
記抵抗７ＯＮ分の１の抵抗値であり、抵抗７−１と７−
２の抵抗値の和は前記抵抗７の抵抗値に等しく、同様に
抵抗９−１の抵抗値は前記抵抗９ＯＮ分の１の抵抗値で
あ）、抵抗９−１と９−２の抵抗値の和は前記抵抗９の
抵抗値に等しい。従って同図によれば、差動増幅回路４
′の出力を流１８′は第１図の場合のＮ倍であるが抵抗
７−１及び９−１の抵抗値がｔＩＩｃ１図の抵抗７及び
９の抵抗値に対してそれぞれＮ分の１の抵抗値である為
、弓による抵抗での電圧降下は等しく、第１図の場合と
同様に出力端子８及び１０には歪みの少ない出力信号・
、及び・１．を得ることが出来、しかも差動増幅回路Ｊ
□歪みの減少がな°されているので、歪み社更に少なく
なる。
８５、Ｉｔ及びＹ図は本発明に用いる差動増幅回路４Ｖ
Ｃ′）いて、誼差動増１１回路４の出力端子５に流入す
る電流値と、出力端子６から流出する電流値をそれぞれ
尋しくｌ、とし ｌ、 ｘ＝ ＪｌｌＢｅ＠、とする為
Ｏよシ具体的な実施例を示したものである。
Ｃ′）いて、誼差動増１１回路４の出力端子５に流入す
る電流値と、出力端子６から流出する電流値をそれぞれ
尋しくｌ、とし ｌ、 ｘ＝ ＪｌｌＢｅ＠、とする為
Ｏよシ具体的な実施例を示したものである。
も、第ｆｆ＋閾はＦＥＴ４−１と４−３及び抵抗４−２
から成ゐ相補差動増幅回路によって構成され、第１図Ｋ
Ｎいて説明し九差動増幅回路４の出力電流１３と差動入
力信号・、とＯ比１！／、冨りは、ＦＥＴト４と４−３
の相互プンダクタンスＪｉＦｍ４ １とｈ４−３及び
抵抗４−２０抵抗値Ｒ４−霊によって定まる０即ち、Ｆ
ＥＴ４−１とＦＥＴ４−３０両ゲート間に差動入力信号
・２が入力されると、出力電流ｌ、は、従って、前述の
様にＲ１−Ｖ９ｍとすればＦＥＴ２の歪みを相殺出来る
から、 とすれば良い。
から成ゐ相補差動増幅回路によって構成され、第１図Ｋ
Ｎいて説明し九差動増幅回路４の出力電流１３と差動入
力信号・、とＯ比１！／、冨りは、ＦＥＴト４と４−３
の相互プンダクタンスＪｉＦｍ４ １とｈ４−３及び
抵抗４−２０抵抗値Ｒ４−霊によって定まる０即ち、Ｆ
ＥＴ４−１とＦＥＴ４−３０両ゲート間に差動入力信号
・２が入力されると、出力電流ｌ、は、従って、前述の
様にＲ１−Ｖ９ｍとすればＦＥＴ２の歪みを相殺出来る
から、 とすれば良い。
［１図は、第Ｈ図のＦＥＴ４−１及び４−３をパイボー
ットランジスタ４−４及び４−５に代え九相補差動増幅
回路構成による別の実施例で、４−６社トランジスタ４
−４及び４−５のバイアス用装置であり、トランジスタ
４−４及び４−５のエミッタ抵抗をそれぞれｒ・４及び
ｒｅ、とすると上述の場合と同様にして Ｒ１ｚ ｒｅ ＋ ｒｅＢ ＋ Ｒ４−１とすれば良
い。
ットランジスタ４−４及び４−５に代え九相補差動増幅
回路構成による別の実施例で、４−６社トランジスタ４
−４及び４−５のバイアス用装置であり、トランジスタ
４−４及び４−５のエミッタ抵抗をそれぞれｒ・４及び
ｒｅ、とすると上述の場合と同様にして Ｒ１ｚ ｒｅ ＋ ｒｅＢ ＋ Ｒ４−１とすれば良
い。
第９図は、第１図の差動増幅回路４について互いに極性
ＯＪ％なる２組の差動増幅回路４１と４２を用いて構成
した実施例である。
ＯＪ％なる２組の差動増幅回路４１と４２を用いて構成
した実施例である。
とζでＦＥＴ４−７． ４−８． ４−１１及び４−１
２の相互コンダクタンスをそれぞれ１１ｍ４−Ｙ、 ９
ｍ４Ｉｓｇｍ４−１１及びｌ／ｍ４−１雪とし、抵抗４
−９． ４−１０゜４−１８及び４−１４０抵抗１１ｔ
ソｈ−’Ｔ’しＲ４−ｅ 、 Ｒ４−５ａ。
２の相互コンダクタンスをそれぞれ１１ｍ４−Ｙ、 ９
ｍ４Ｉｓｇｍ４−１１及びｌ／ｍ４−１雪とし、抵抗４
−９． ４−１０゜４−１８及び４−１４０抵抗１１ｔ
ソｈ−’Ｔ’しＲ４−ｅ 、 Ｒ４−５ａ。
Ｒ４−１３及びＲ４−１４とすると上述の場合と同様に
して、 とすればＩＬい。
して、 とすればＩＬい。
尚以上に於いて差動増幅回路４の具体例に関し３例を示
し九が、上記３例に限らず図中の各々の差動増幅回路を
多数個並列接続して用る等積々の変形が考えられる。
し九が、上記３例に限らず図中の各々の差動増幅回路を
多数個並列接続して用る等積々の変形が考えられる。
以上の様に本発明によれば、簡単な構成により歪みの少
い増幅囲路を得るととが出来る。
い増幅囲路を得るととが出来る。
第１図は本発明の一実施例を示す回路図、第２図はその
等価回路を示す図、７１１３図、第４゛図、第Ｓ図、Ｊ
Ｉａ図炉業竿蕾及び第９図はそれぞれ本発明ｒ実施例を
示す回路図である０ 図中、雪はＦＥＴ、４は増幅回路、３．７及び９は抵抗
である０ 特 許 出願人 日本コロムビア株式会社・、＝
’、４ 、Ｔ。 第３図
等価回路を示す図、７１１３図、第４゛図、第Ｓ図、Ｊ
Ｉａ図炉業竿蕾及び第９図はそれぞれ本発明ｒ実施例を
示す回路図である０ 図中、雪はＦＥＴ、４は増幅回路、３．７及び９は抵抗
である０ 特 許 出願人 日本コロムビア株式会社・、＝
’、４ 、Ｔ。 第３図
Claims (1)
- 入力電極と共通電極と出力電極を有する増幅素子の入力
電極に入力信号が印加され、共通電極に抵抗が接続され
、前記入力信号と共通電極に生じる信号との差信号を増
幅し、該増幅した信号を前記共通電極に接続された抵抗
の他端及び出力電極ｌＩの双方又はいづれか一方に加算
し、前記増Ｓ嵩子から発生する歪み成分を相殺すること
を特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13218781A JPS5834606A (ja) | 1981-08-25 | 1981-08-25 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13218781A JPS5834606A (ja) | 1981-08-25 | 1981-08-25 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5834606A true JPS5834606A (ja) | 1983-03-01 |
Family
ID=15075423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13218781A Pending JPS5834606A (ja) | 1981-08-25 | 1981-08-25 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834606A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278606A (ja) * | 1988-04-27 | 1989-11-09 | Niigata Eng Co Ltd | 路上表層再生装置 |
| US5365189A (en) * | 1993-03-17 | 1994-11-15 | The Governors Of The University Of Alberta Intellectual Property & Contracts Office University Of Alberta | Drift free low noise composite amplifier and method of operation thereof |
-
1981
- 1981-08-25 JP JP13218781A patent/JPS5834606A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278606A (ja) * | 1988-04-27 | 1989-11-09 | Niigata Eng Co Ltd | 路上表層再生装置 |
| US5365189A (en) * | 1993-03-17 | 1994-11-15 | The Governors Of The University Of Alberta Intellectual Property & Contracts Office University Of Alberta | Drift free low noise composite amplifier and method of operation thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1444777B1 (en) | A power amplifier module with distortion compensation | |
| CN101281410A (zh) | 利用双向非对称缓冲器结构提高性能的ldo电路 | |
| US4742308A (en) | Balanced output analog differential amplifier circuit | |
| US6525608B2 (en) | High gain, high bandwidth, fully differential amplifier | |
| US20110140782A1 (en) | Differential Gm-Boosting Circuit and Applications | |
| JPS6041882B2 (ja) | 第１及び第２の増幅素子を具える増幅器 | |
| JPH0224042B2 (ja) | ||
| US4290025A (en) | Amplifier arrangement with variable gain factor | |
| JPH04162809A (ja) | Ｆｅｔ緩衝増幅器 | |
| US6731165B1 (en) | Electronic amplifier | |
| US4271394A (en) | Amplifier circuit | |
| US8279006B2 (en) | Low noise amplifier | |
| US5394113A (en) | High impedance low-distortion linear amplifier | |
| JPS5840908A (ja) | 増幅装置 | |
| JP4839572B2 (ja) | 入力回路 | |
| JPS61238111A (ja) | 増幅器 | |
| JP2903856B2 (ja) | 光受信用前置増幅器 | |
| JPH03238910A (ja) | アッテネータ | |
| JPH02237206A (ja) | 増幅器 | |
| JPS644685B2 (ja) | ||
| JPS59231907A (ja) | 差動増幅回路 | |
| JPH0518677Y2 (ja) | ||
| TW202121834A (zh) | 放大器電路 | |
| JPH0495406A (ja) | 差仂増巾回路 | |
| JPH02137507A (ja) | 増幅器 |