JPH0323917B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアレイ（配列）状に配置した多数のメ
モリにおいて、貯蔵しているデータをシフトさせ
る技術に関し、特にCRT（陰極線管）デイスプレ
イに用いる再生バツフア・メモリ等に有用であ
る。

〔従来技術〕

1981年12月刊行の、米国ペンシルバニア州、ピ
ツバーグ、カーネギー・メロン大学コンピユー
タ・サイエンス学部による「８×８デイスプレ
イ」なるレポートがある。

このレポートはCRTデイスプレイで画像等を
貯蔵するフレーム・バツフアとして有用なメモ
リ・アレイ（配列、１次元又は２次元のことが多
い）を扱つているが、本発明もこの種のシステム
に属する。例えば64個のRAM（ランダム・アク
セス・メモリ）をアレイに配置し、各RAMから
１ビツトずつ出して、大きなアレイの一部となる
小アレイのビツト列を形成することが示されてい
る。各メモリは個々にアドレスできる形で多数の
２進ビツトを貯えることのできるRAMを含んで
いる。これらメモリの全体を同一のアレイ部分ア
ドレスによつてアドレスして、各メモリから並列
的にそのアレイ部分をなすビツト位置を選択する
ことにより、大きなアレイの一部をなす部分アレ
イのビツト列を並列的に書込読取することができ
る。

このように並列的に部分アレイ毎にビツト列を
よみかきする際に、１つの問題があるが、それは
或る更新すべきビツトが、或るアレイから他のア
レイにわたつて存在する時である。この時、更新
するビツトのワードはその始点か終点又はその両
方が部分アレイの始点終点と合わない。この場
合、メモリ・アドレスを１だけインクレメントし
て、はみ出したビツトを、その部分アレイに入れ
て解決する。又、大きなアレイの中でワード（ビ
ツトの群）がその位置をずらす際には、ビツト毎
の扱いでシフトしなければならない。上記レポー
トは、このシフトをシフト・レジスタで行うこと
を示している。しかし、レポート上でいわれてい
るように、これは時間がかかり、メモリ・システ
ムの全体的効率を下げる。

〔発明が解決しようとする問題点〕

上記のような構成のメモリにおけるデータ取り
扱い上の制約を克服するために、メモリ内でのデ
ータのシフト、データの反転（鏡像のように左右
入換つた形の変形）、データの回転（CRT表示用
の画像バツフア等で画像を廻すために等）、等を
行う便利な手段が望まれる。

〔問題点を解決するための手段〕

本発明は、複数のメモリを並列的にアクセスす
る。各メモリは例えばRAMを含み、又データ入
力ゲート、出力ゲートを有し、複数個のビツト
を、個別にアドレス出来る形式で貯蔵する。これ
らメモリは接続バスにより相互接続されており、
メモリの配列をなしており、各メモリから１ビツ
トづつを出し入れして、ビツトの列（ワード）を
作り、これを大きなアレイの一部となる部分アレ
イとして扱うことができる。この際、これらメモ
リは同一のアドレス（部分アレイの）でアドレス
できる。上記の並列に出し入れさせるビツト列は
上記の接続バスで並列的に移動できる。上記の入
力ゲート、出力ゲートは各メモリにおいて複数個
備えられており、これを制御する共通のコントロ
ール信号が与えられ、上記接続バスは、段ちがい
になつて上記入力ゲート、出力ゲートに接続して
おり、入力ゲート、出力ゲートの選択的能動化に
よつて、シフト動作が行なえる。

〔実施例〕

第４図は本発明を応用できるCRTデイスプレ
イ付のコンピユータ・システムである。本発明の
メモリ・システム１０は、このような場合「フレ
ーム・バツフア」ともよばれる。メモリ・システ
ム１０はビデオ表示情報を貯え、これがビデオ信
号発生器１２に送られ、CRT１４に来て表示さ
れる。

このデイスプレイを用いているコンピユータ１
６はデイスプレイ更新プロセサ１８を別個に有し
ていてもよく、このプロセサ１８はメモリ・シス
テム１０の一部からなつていると考えてもよい。
プロセサ１８はグラフイツク・デイスプレイの時
に要求される変更に関する情報をメモリ・システ
ム１０に供する。

本発明のメモリ・システムはCRTデイスプレ
イによく適しているが、他の型の液晶デイスプレ
イやプリントして作るデイスプレイや画像でない
デイスプレイにも有用である。

第２図は第４図のメモリ・システムのパターン
配置の一例で４×４配列の16個のメモリ２０から
５０が行５２，５４，５６，５８と列Ａ，Ｂ，
Ｃ，Ｄに沿つて並んでいる。これらは各々、ラン
ダム・アクセスメモリで、入力部、出力部、個別
にアドレスできる２進ビツトメモリ機能を有して
いる。これらが全部同じアドレスにアクセスさ
れ、即ち各メモリの左上の点で示すようにアクセ
スされると、列５２〜５８、行Ａ〜Ｄのアレイ
（配列）部分のビツト群からなるデータ・ワード
を出力するように動作できる。第２図全体は16個
のメモリが全部で９群あり、これが大きなアレイ
の一部をなす。

メモリ個々には別々のアドレス、即ち行Ｅ，
Ｆ，Ｇ，Ｈで列５２，５４，５６，５８の各メモ
リの上中央の点で示すようなアドレスが与えられ
ることもあり、この時はメモリ２０〜５０からは
別の部分を表わす別のデータ・ワード・アレイが
出力される。行Ａ，Ｂ，Ｃ，Ｄ列６０，６２，６
４，６６にあるメモリの左中央の点で示すような
別のアドレスを使えば、又別のデータ・ワード・
アレイが出て来る。行Ｅ，Ｆ，Ｇ，Ｈの列６０，
６２，６４，６６のメモリの中央部に点で示した
ような別のアドレスを用いると、更に別のアレイ
が出てくる。この方法で16個のメモリを使つて大
量のデータ・ワード・アレイを得ることができ
る。各メモリに含まれるランダム・アクセスメモ
リは、例えば16000位置やそれ以上の個別にアド
レスできるデータ・ビツトを有しているようにで
き、これより16000個以上のデータ・ワード・ア
レイが得られる。第２図では、このようなデー
タ・ワード・アレイ部分をうちの９個を示す。

第３図は第２図のメモリ２０に似たメモリ２０
Ａを計画図的に示す。ランダム・アクセス・メモ
リ（RAM）７６が含まれ、入力７８、出力８０
がある。メモリは、１ビツト・ラツチ８２、入力
ゲート８４、出力ゲート８６，８８，９０，９２
等を有している方がよい。入力７８に与えられた
信号はセレクト・スイツチ９４により制御され、
これは入力９６への制御入力で制御されている。
入力９６への信号が論理値の「０」か「１」かに
より、入力７８への信号が１ビツト・ラツチ８２
からライン９８に、又は入力ゲート８４からライ
ン１００に、のどちらになるか決まる。入力１０
４へのセレクト・コントロール信号に応じて、同
様のセレクト・スイツチ１０２が働らき、メモリ
２０Ａからの出力がランダム・アクセス・メモリ
（RAM）７６の出力８０から来るか、１ビツ
ト・ラツチ８２からライン９８に来るかをきめ
る。

RAM７６はアドレス入力１０６にアドレスを
供給される。８本のアドレス入力ライン１０６が
時分割多重方式で用いられ、最初の信号が行、次
に列を指定する。これで、RAM７６に貯えられ
ている64000ビツトの各々に個別にアドレスする
64000個のアドレスが使える。

RAM７６に、データを書込むのか、読取るの
かをきめるためのライト・コントロール信号又は
リード・コントロールがコントロール入力１０７
又は１０８に与えられる。別のコントロール信号
が入力１１０に与えられ、１ビツト・ラツチ８２
の動作を制御し、入力ゲート８４からライン１０
０に出る信号を受けたり、セレクト・スイツチ１
０２にライン９８により出力を送つたりさせる。

入力ゲート８４の動作はライン１１２上の信号
により制御され、出力ゲート８６，８８，９０，
９２はライン１１４上の信号の組合わせにより制
御されて個々に出力を出す。図示のように、出力
ゲート８６，８８，９０，９２には各々接続バス
１１６，１１８，１２０，１２２が接続してい
る。第３図では簡略化しているので４個の接続バ
スのみが示されている。実際には他の図面で説明
されるように更に多くの接続バスがある。

第３図には、他にメモリ２２Ａ，２４Ａが示さ
れているが、これらの内容はメモリ２０Ａと同様
である。メモリ２２Ａ，２４Ａ及びその他のメモ
リは、同一のコントロール信号、即ちリード・コ
ントロール１０７、ライト・コントロール１０
８、ゲート・コントロール９６、ラツチ・コント
ロール１１０、入力ゲート・コントロール１１
２、セレクト・コントロール１０４、出力ゲー
ト・コントロール１１４に接続されている。従つ
て、メモリ２０Ａ，２２Ａ，２４Ａその他は同じ
コントロール信号を同時にうける。各々のメモリ
がうけとるアドレスも、下記の例外を除いて同一
である。

動作する際には、接続バス１１６，１１８，１
２０，１２２は更新すべき情報を、ビツトの並列
なセツト（即ち、語）の形でうけるように接続さ
れると好適である。バス１１６上の第１のビツト
はライン１３２から入力ゲート８４に与えられ
る。バス１１８上の第２のビツトはライン１３２
Ａによりメモリ２２Ａの入力ゲートに至る。バス
１２０上の第３のビツトはメモリ２４Ａの入力ゲ
ートに入る。同時にライン１１２上のコントロー
ル信号がメモリすべての入力ゲート８４その他を
オン（能動化）にし、ライン９６上のコントロー
ル信号がセレクト・スイツチ９４をオンにし、新
しいデータ・ビツトをライン７８からRAM７６
に入れる。RAM内でのアドレスはアドレス・ラ
イン１０６から与えられるアドレスによりきま
る。他方、ライン９６上の信号が、セレクト・ス
イツチ９４をオフにして、RAMへの入力ビツト
の入りを止め、１ビツト・ラツチ８２をコントロ
ール信号によりオンにして、こちらから新らしい
データをうけ、貯えることもできる。この方法
で、並列のバス１１６，１１８，１２０，１２２
に来るデータ語がメモリ２０，２２，２４その他
に貯蔵できることが判る。

１ビツト・ラツチにデータ・ビツトが貯えられ
たら、その后このラツチとセレクト・スイツチ９
４をオンにして、ラツチからデータをRAM７６
に送りこめる。この動作が全データ語のビツト列
について同時に実行できる。

各メモリから、接続バスにデータをとり出す際
は、ライン１０４上の信号がセレクト・スイツチ
１０２に来て、出力がラツチ８２が出力ライン８
０のどちらから来るかがきめられ、出力ゲート８
６，８８，９０，９２がライン１１４上の信号で
制御され、どのゲートがオンになり、どのバスに
データ・ビツトが来るかがきめられる。データの
シフトがなされないなら、ゲート８６がオンにさ
れ、ライン１２４上のデータをバス１１６に出す
が、これは入力ゲートへのライン１３２が接続さ
れているバスである。メモリ２２Ａ，２４Ａの場
合には、対応する入力、出力ラインに、Ａ又はＢ
を付けて同じ部番を付してある。出力ライン１２
４Ａは接続バス１１８に接続され、これはメモリ
２２Ａの入力ライン１３２Ａと同じであり、メモ
リ２４Ａの出力ライン１２４Ｂは、入力ライン１
３２Ｂと同じくバス１２０に接続されている。そ
こでゲート８６がオンになつた時にはシフトが起
らない。アレイ（ビツトの列）の中で１メモリ位
置のシフトが望まれる時にはゲート８８がオンに
される。これによりメモリ２０Ａの出力ビツトが
ライン１２６でバス１１８に出る。これはメモリ
２２Ａの入力ライン１３２が接続されているバス
である。こうして、メモリ２０Ａからメモリ２２
Ａに、一段分のシフトが行われる。同様にメモリ
２２Ａからのライン１２６Ａ上の出力ビツトがバ
ス１２０に現われ、これは情報ビツトをシフトし
てメモリ２４Ａのライン１３２Ｂに送る。同様に
メモリ２４Ａからのライン１２６Ｂ上の出力が右
にある（図示してない）メモリにシフトされる。

若し、２位置のシフトが望まれれば、ゲート９
０がオンにされ、メモリ２０Ａからライン１２８
によりバス１２０に出力を送り、メモリ２２Ａか
らライン１２８によりバス１２２に出力を送り、
メモリ２４Ａからライン１２８Ｂによりバス１１
６に出力を送る。メモリ２４Ａからバス１１６に
よみ出されるビツトはメモリ２０Ａのリード・ゲ
ート８４によつてよまれるので、データ・ビツト
の「循環キヤリー」がこのシフト動作でなされる
ことになる。

出力ゲートがオンになると同時に、メモリの少
なくとも１つの入力ゲートがオンになる。デー
タ・ビツトは若しメモリ７６から来たならラツチ
８２に入れられ、ラツチ８２から来たならメモリ
７６にたくわえられる。

メモリ間でのシフトは貯えられている情報の更
新に便利である。本発明のメモリは他にも用途が
あるが、グラフイツク・デイスプレイによつてそ
の利用例を説明する。この場合、メモリ内のデー
タのシフトは表示図形のスクロール（画面上での
移動）、回転、反転、（鏡像、裏返し）を行なうの
に有用である。これら動作については後述する。

第３図で本発明の原理を説明したが、この例で
は入力ゲート１個と出力ゲート複数個だつたが、
入力ゲートが複数個で出力ゲート１個でもよい。
この場合、出力ゲート側で同様のシフト動作がで
きる。更に、複数の入力ゲードと複数の出力ゲー
トを使つてシフトを行なつてもよい。

例えば、第１図は、第２図のメモリの４×４個
のアレイ（タテ・ヨコ配列）における接続バスを
示す。この接続バスはタテとヨコにメモリを相互
接続していて、それぞれに接続している出力ゲー
トと入力ゲートを選択的にオンにしてデータのタ
テ方向、ヨコ方向のシフトを与える。メモリ２０
からメモリ５０迄、１６個のメモリがあるが、入
力ゲート、出力ゲートの番号付けはメモリ２０で
のみ示してある。各メモリで下側に付いているの
が出力ゲート、右側に付いているのが入力ゲート
である。４個のゲート・コントロール信号が必要
で、出力ゲートの制御のために２つの２進ビツト
信号を与えるライン１３４と、入力ゲートの制御
のために２つの２進ビツト信号を与えるライン１
３６である。

メモリ配列の動作を行わせる構成は他の形式で
もできるが、一例として、データ・ビツトを右
（ヨコ、水平方向で）シフトするのに出力ゲート
を、又下（タテ、垂直方向で）にシフトするのに
入力ゲートを制御するものとする。即ち、メモリ
２０の出力ゲート０，１，２，３のうちの１番を
使うとすると、出力ライン１２６からバス１２８
に出力が与えられ、入力ゲート０を用いると単に
メモリ内で１位置右にシフトされる。メモリ２０
の出力ゲート１から出たビツトはライン１３８で
メモリ２２の入力ゲート０に来る。しかし、若し
入力ゲート１がオンにされたら、シフトは右１個
のみでなく下方に１個分行なわれる。ライン１２
６からバス１２８に来た出力ビツトはタテのバス
１４０に送られメモリ３０の入力ゲート１にライ
ン１４２から入る。これらの原理によつて、第１
図の接続バスを使つて、出力ゲートの制御でヨコ
のシフト、入力ゲートの制御でタテのシフトを行
ない、アレイ内で２次元のシフトが自由に出来る
ことが判る。

第２図に戻り、データを下に１段、右に２段シ
フトすると、行Ａ，Ｂ，Ｃ，Ｄの列５２，５４，
５６，５８にある16個のメモリに入つているデー
タは枠１４４でかこつた中に来ることになり、行
Ａ，Ｂの列５２にあるメモリ２０，２２のデー
タ・ビツトはＣ，Ｄの５４にあるメモリ３２，３
４に移る。同じく、メモリ２４，２６のデータ
は、Ｅ，Ｆの５４のメモリに移る。しかし、これ
らデータ・ビツトは、行Ｅ，Ｆ列５４のメモリの
中央に示した点に対応する、インクレメントされ
たアドレスを用いてメモリ２８，３０に循環キヤ
リーされていた。そこで、接続バスを通つて循環
キヤリーが行なわれる際には、アドレスのインク
レメントがなされ、キヤリーの発生したことを知
らせ、又データに新しいシフトされた位置のアド
レスを与える。

同様に、行Ｃ，Ｄの列５８のメモリ４８，５０
にあるデータは行Ｅ，Ｆの列６０に動く。これら
データ・ビツトはタテとヨコに循環キヤリーされ
ており、現在はヨコにインクレメントされ、タテ
に下方シフトされたアドレスでメモリ２０，２２
に入つている。この手順で、タテ及びヨコ方向に
データをシフトできることが判る。

スクロール及び后記する他の動作をするためデ
ータを或るメモリから他のメモリヘシフトする前
述のシフト動作では、シフトの前后でデータ・ビ
ツトをたくわえるために、各メモリでラツチ８２
（第３図）を使用することが必要となる。これは、
各メモリでよみ出したデータ・ビツトを出す用意
をすることとシフトした位置に入れるべきデー
タ・ビツトを受取る必要があるからである。そこ
で、第２図で、メモリ３２にシフトされるメモリ
２０のデータ・ビツトは、メモリ２０のラツチ８
２にたくわえておき、それからメモリ３２の
RAM７６にかきこめばよい。或は、メモリ２０
のRAM７６に入れておき、その位置をアドレス
してよみだして、メモリ３２のラツチ８２に貯え
てもよい。

例えば第４図の更新プロセサ１８等の更新デー
タ供給源からメモリにデータをかきこむ時にシフ
トさせるために第３図のバス１１６〜１２２等の
接続バスを用いる際には、第３図の１ビツト・ラ
ツチ８２を略して、各メモリに複数の入力ゲート
を用意しておくだけでもよい。各メモリの入力ゲ
ートの選択によりかきこみ時のシフト量がきめら
れ、データは直接RAM７６にかきこまれる。こ
のためには勿論、接続バスを更新プロセツサ１８
（第４図）の出力信号をうけるようにする必要が
ある。

第３図について説明したメモリへのコントロー
ル信号は、ライン１０７，１０８，９６，１１
０，１１２，１０４，１１４上の信号を含めて、
すべて更新プロセサ１８から供給するのが良い。
プロセサ１８には必要ならメモリ・システム１０
を含ませておくとよい。更新プロセサ１８の内容
は例えば日本特許出願、特開59−8039号記載の回
路構成等に示されている。この回路構成は、循環
（オーバーフロー）シフト（ビツト列からなるワ
ードが別のアレイの断片と桁が合わない）の際
に、何個のビツトを循環させるべきかを決め、又
そのビツトのアドレスのインクレメントを扱つて
いる。

ここまでの本発明の説明は、主にCRTデイス
クプレイ等の視覚デイスプレイでのメモリ貯蔵デ
ータの更新機能についてなされて来た。デイスプ
レイでは、常時新しいデータをよみこむことと、
CRT等へ送り出すことが必要である。この機能
を遂行するため、RAM７６の各々は、第３図の
ライン１４６のように第２の出力部を備えている
のが良い。この第２の出力部は、例えば特開59−
8193号に示した形式及び機能によつて得られる。

或る大きいデータ・アレイの中でのデータの位
置シフトはそのワードのビツトを読出したユニツ
トのアドレスから一定値の差を持つユニツトにデ
ータ・ワードを書込むようアドレスを与えること
により、この大きいアレイ内でデータ・ワードを
移動して行なえる。これはスクロール等を行なう
他の方法である。インクレメントされたアドレス
の割当ては更新プロセサ１８により行なわれる。

シフトを行うために、部分アレイのデータ語が
元のメモリ・アドレスからラツチ８２（第３図）
に動かされ、次に別の動作でワードのビツトが接
続バスを通つて新しいアドレスに送られる。前記
のようにビツト毎のシフトが並列的になされる。
従つて、ビツトの転送は大きいアレイの中のどの
２個のビツト位置の間でもできる。

第３図のメモリ２０Ａ等のメモリ・ユニツト全
体をLSI（集積回路）の１チツプ上に作ると便利
である。又、データの貯蔵目的に関して十分な回
路容量があれば、メモリと共に接続バスすべてを
１つのチツプに組込むのがよい。

上記において、本発明を、第１図、第２図のよ
うな４×４の部分アレイによつて説明したが、他
の形態の部分アレイも使用できる。例えば第５図
は８×１、即ちタテ１ユニツトにヨコ８ユニツト
の巾のアレイを示す。このアレイは16ユニツトで
なく、８ユニツトを使う時に利用でき、例えば
128000ビツトのRAM７６を各メモリが有する。

第５図のメモリ１５０，１５２，１５４，１５
６，１５８，１６０，１６２，１６４は各々８本
の出力ゲート（０〜７、メモリ１５０で）を有し
これが８本の接続バス１６８に接続している。こ
れら出力ゲートは、数が４でなく８である点を除
いて、第３図の出力ゲート類似である。各メモリ
は２本の入力ゲート０，１を有する。１の入力ゲ
ートは下記の反転機能のためのもので、０の入力
ゲートは各メモリで左側にあり、第３図の入力ゲ
ート８４と類似である。

第５図で、０入力ゲートがオンで、１入力ゲー
トは無視するものとして説明する。

第３図の場合同様、メモリ１５０から１６４か
らよみとられる２進ビツトに与えられるシフトの
量はどの出力ゲートがオンにされるかによりきま
る。０ゲートがオンならシフト量はゼロ、１ゲー
トがオンなら１で、７ゲートなら７個シフトす
る。３ゲートがオンだと、出力ビツトが３番出力
ライン１７０に出て、接続バス１６８Ｄに来る。
このバスに接続されている入力ゲートはメモリ１
５６のライン１７２のみである。これにより３位
置のシフトができる。メモリ１５４からの３出力
は、ライン１７４に出て、ビツトをバス１６８Ｆ
を通してメモリ１６０の入力ゲート１７６に送
る。出力ゲートと入力ゲートが、各メモリで段違
いに接続バスに接続されているので、他の段数の
シフト動作も出来ることが判る。このシフトは循
環キヤリーを発生することもある。例えば、出力
ゲート７がオンにされると、メモリ１５８からラ
イン１７８への７ゲート出力はバス１６８Ｄに来
て、入力ゲート１７２によつてメモリ１５６に入
る。

第５図て、０入力ゲートでなく、１入力ゲート
がオンにされると、メモリ間でデータ・ビツトの
鏡像的なシフトがなされる。即ち、０出力ビツト
と１入力ビツトが共にオンにされると、メモリ１
５０の中のビツトがメモリ１６４に、又メモリ１
６４の中のビツトがメモリ１５０にシフトされ
る。メモリ１５２とメモリ１６２、メモリ１５４
とメモリ１６０、そしてメモリ１５６とメモリ１
５８間でも同様にデータ・ビツトの入換がなされ
る。例えば、メモリ１５０の０ゲートから出た信
号はライン１５１に来て、バス１６８Ａに乗り、
メモリ１６４の入力ゲート１５３に入る。これ以
上の説明は略すが、１入力ゲートと種々の出力ゲ
ート・ラインをオンにして鏡像の位置を変えたデ
ータを得ることができることは明らかである。

寸法の大きな像のデータを反転した鏡像データ
を得る際は、そのデータ・ビツト全体を入れかえ
るように、語の中のビツトを反転する他にアレイ
のセクターのアドレスにおいて、入換えをしなけ
ればならない。

鏡像データ動作を別にして、第５図の回路のシ
フト機能は、第６図の構成を用いると更に改善さ
れる。第５図では０〜７位置のヨコ方向シフト
を、（鏡像用入力を除いて）１つの入力ゲートと
各メモリから８つの出力ゲートで８本のバスを用
い、３つのゲート・コントロール入力を要し、合
計12本の接続が各メモリに要る。しかし、第６図
の構成だと、シフト用入力ゲートを１つでなく２
つにした代りに、出力ゲートが半分になる。これ
でゲートの数が３つ減る。これは入力ゲートを切
りかえて、ゼロ又は１位置のシフトを、出力ゲー
トでなされたシフトにのせることにより行われ
る。この方式によつて出力ゲートの数が減つた。
第６Ａ図は出力ゲートと入力ゲートへのゲート・
コントロール信号によつて希望のシフト数を得る
ことを示している。

第６図に戻り、８個のメモリ１８０，１８２，
１８４，１８６，１８８，１９０，１９２，１９
４は各々４つの出力ゲート０，１，２，３と２つ
の入力ゲート０，１を持つている。メモリ１８０
が代表してゲートに番号を記入している。

第６図の構成のゲートの制御とシフト数の関係
は第６Ａ図の通りであるが、多少説明すると、出
力ゲート０がオンならメモリ１８０の出力がライ
ン１９６で上端接続バス１９８に出る。入力ゲー
ト１がオンであれば、メモリ１８２の入力ゲート
１のライン２００がこのビツトを受ける。これで
１ビツト分のシフトができる。他の例では、メモ
リ１８０の出力ゲート２がオンであると、ライン
２０２でバス２０４に出力が来て、この時、入力
ゲート０がオンであれば、メモリ１８８のライン
２０６により受取られ、４位置のシフトができ
る。これらは第６Ａ図の論理に従つており、他の
場合もこのようにシフトされる。

前記のことから、２進ビツト情報のシフトは多
種の形式をとり得ることが判る。例えば２進ビツ
ト値のメモリ間での入換えは、第７図のようにし
ても行なえる。

第７図は本発明によりデータ・ビツトを90°づ
つ回すために応用した形式を示す。この図では簡
略化して４つのメモリ２１０，２１２，２１４，
２１６しか示していないが、実際には８つとか16
のメモリを用いる。メモリ２１０の出力ゲートは
バス２１８によりメモリ２１２の入力ゲートに、
メモリ２１２の出力ゲートはバス２２０によりメ
モリ２１６の入力ゲートに、メモリ２１６の出力
ゲートはバス２２２によりメモリ２１４の入力ゲ
ートに、又メモリ２１４の出力ゲートはバス２２
４によりメモリ２１０の入力ゲートに接続されて
いる。そこで各メモリの入力ゲートと出力ゲート
がオンにされると、この４つのメモリからデー
タ・ビツトがよみ出されて隣りのメモリに移り、
90°の回転がなされる。

このデータ回転機能に付加して接続バスやゲー
トを備えることができる。そして、回転のための
バスに接続しているゲートがオンにされた際にの
み回転するようにできる。又、アレイが例えば４
×４の寸法になると接続バスは複雑になる。しか
しアレイ内でのデータ・ビツトの回転の基本原理
は第７図により十分に示されている。

〔発明の効果〕

本発明により、多数のメモリを並列に接続し、
同一のアドレスを用いて、各メモリから１ビツト
づつ出し入れして、ビツト・アレイを形成し、こ
れを大きなデータ・アレイの部分として処理する
構成において、上記ビツト・アレイのシフト、反
転、回転等が高速度で行なえるようになつた。

【図面の簡単な説明】

第１図は本発明におけるメモリの接続を示す計
画図、第２図は第４図の構成に用いる本発明のメ
モリの計画図、第３図は本発明の実施例の回路の
計画図、第４図は本発明を応用できるビデオ・デ
イスプレイの計画図、第５図は鏡像データを与え
る本発明の実施例の計画図、第６図は本発明の他
の実施例の図、第６Ａ図は第６図の入力、出力ゲ
ートとシフトの関係を示す論理図、第７図は本発
明の他の実施例の計画図である。 １０……メモリ・システム、１２……ビデオ発
生器、１４……CRT、１６……コンピユータ、
１８……更新プロセサ、２０，２２，２４……メ
モリ、１３４……コントロール・ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 個々にアドレスできる複数個の２進ビツトを
   各々が貯蔵できる複数個のメモリと、 前記メモリ間でデータ・ビツトをシフトさせる
   ために前記メモリ間に延在し、新しいデータ入力
   ワード・ビツトを並列に受け取るように配置され
   ている複数の共通相互接続バスを含むシフト手段
   とを具備し、 前記メモリの各々は、データ入力ポートおよび
   データ出力ポートを有するランダム・アクセス・
   メモリと、前記複数の共通相互接続バスへ選択的
   に接続されて、前記バスを介するビツト転送によ
   るシフトを制御するための複数のデータ・ゲート
   と、該データ・ゲートおよび前記ランダム・アク
   セス・メモリの間に接続されて１ビツトの情報を
   記憶するラツチとを含み、同じビツト・アドレス
   により同時にアドレスされてアレイ中の特定の１
   ビツトの読取または書込を行うように相互に接続
   されていることを特徴とするメモリ・データ・シ
   フト装置。