JPH03239334A - Semiconductor device - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、集積回路装置等の半導体装置に関し、特に
シリサイド及びＡｎ又はＡｕ合金の積層からなる配線構
造の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor devices such as integrated circuit devices, and particularly relates to an improvement in a wiring structure consisting of a laminated layer of silicide and an An or Au alloy.
［発明の概要コ
この発明は、シソサイド層にＡｕ又はＡｊ２合金層を積
層して成る配線層において、Ａｎ又はＡｆ１合金層に他
のＡｎ又はへ□合金層を積層したことにより低抵抗で信
頼性の高い配線を実現したものである。[Summary of the Invention] This invention provides low resistance and reliability in a wiring layer formed by laminating an Au or Aj2 alloy layer on a siloside layer, by laminating another An or Aj2 alloy layer on the An or Af1 alloy layer. This realizes high wiring.
［従来の技術］
従来、集積回路装置等の多層配線構造としては、第５図
に示すものが知られている。[Prior Art] Conventionally, as a multilayer wiring structure of an integrated circuit device, etc., the structure shown in FIG. 5 is known.
第５図において、１０はシリコン等からなる半導体基板
であり、その表面の一部には導電型決定不純物を含む不
純物ドープ領域１２が形成されている。In FIG. 5, reference numeral 10 denotes a semiconductor substrate made of silicon or the like, and an impurity doped region 12 containing a conductivity type determining impurity is formed in a part of the surface thereof.
基板ｌＯの表面には、不純物トープ領域１２の一部に対
応したコンタクト孔を有するＳ ｉ ０２等の下地絶縁
膜１４が形成されると共に、この下地絶縁膜Ｊ４上には
、シリサイド層１６及びＡｒ２又はＡｕ合金層１８を順
次に積層して成る第１配線層Ｗ１が形成され、第１配線
層Ｗ１は、下地絶縁膜１４のコンタクト孔を介して不純
物ドープ領域工２の一部にオーミック接触している。A base insulating film 14 such as Si02 having a contact hole corresponding to a part of the impurity doped region 12 is formed on the surface of the substrate IO, and a silicide layer 16 and an Ar2 base insulating film 14 are formed on the base insulating film J4. Alternatively, a first wiring layer W1 is formed by sequentially stacking Au alloy layers 18, and the first wiring layer W1 is in ohmic contact with a part of the impurity-doped region 2 through a contact hole in the base insulating film 14. ing.
下地絶縁膜１４上には、第１配線層Ｗ、の一部に対応し
たコンタクト孔を有するＰＳＧ （リンケイ酸ガラス）
等の層間絶縁膜２０が第１配線層Ｗ、をおおうように形
成されると共に、層間絶縁膜２０上には、八□又はＡ、
ｆ１合金等の第２配線層Ｗ２が形成され、第２配線層Ｗ
２は、層間絶縁膜２０のコンタクト孔を介して第１配線
層Ｗ１の一部にオーミック接触している。On the base insulating film 14, PSG (phosphosilicate glass) having a contact hole corresponding to a part of the first wiring layer W is formed.
An interlayer insulating film 20 such as 8□ or A, etc. is formed to cover the first wiring layer W, and on the interlayer insulating film 20, 8□ or A,
A second wiring layer W2 made of f1 alloy or the like is formed, and the second wiring layer W
2 is in ohmic contact with a part of the first wiring layer W1 through a contact hole in the interlayer insulating film 20.
配線層Ｗ、又はＷ２を形成するためのＡｆ１合金として
は、Ａｒ２にＳｉ、Ｃｕ、Ｔｉ等の金属のうちの１又は
複数のものを混入したものが通常用いられる。As the Af1 alloy for forming the wiring layer W or W2, one in which Ar2 is mixed with one or more of metals such as Si, Cu, and Ti is usually used.
ＡＩｌ又はＡｆ１合金層１８の下層としてシリサイド層
１６を設けたのは、不純物ドープ領域１２に対するコン
タクト抵抗を低減するためである。すなわち、Ａｎ又は
Ａｌ合金層１８に固溶度以上にｓｌが含まれている場合
、配線形成後に導電性を向上させるためにあるいはその
他の目的で例えば３５０℃〜５５０℃て熱処理を行なう
と、コンタクト部に過剰シリコン塊Ｓ２．Ｓ３が析出し
、コンタクト抵抗を増大させてしまう。そこで、シリサ
イド層１６を設けておくと、過剰シリコン塊５２Ｓ３は
シリサイドＮＩ６とＡ、ｆｆ又はＡＪ２合金層工８との
境界部に形成されるようになり、Ａ４又はＡｕ合金層１
８はシリサイド層１６を介して低抵抗で不純物ドープ領
域１２と電気接続されるようになる。The reason why the silicide layer 16 is provided as a lower layer of the Al or Af1 alloy layer 18 is to reduce the contact resistance to the impurity doped region 12. That is, when the An or Al alloy layer 18 contains sl in an amount higher than the solid solubility, if heat treatment is performed at, for example, 350°C to 550°C to improve conductivity after wiring formation or for other purposes, contact Excess silicon lump S2. S3 precipitates and increases contact resistance. Therefore, if the silicide layer 16 is provided, the excess silicon mass 52S3 will be formed at the boundary between the silicide NI6 and the A, ff or AJ2 alloy layer 8, and the A4 or Au alloy layer 1
8 becomes electrically connected to the impurity doped region 12 through the silicide layer 16 with low resistance.
［発明が解決しようとする課題］
上記した従来技術によると、配線形成後の熱処理工程で
は、Ｓ２．３３等の過剰シリコン塊の他にも、Ｓ＋ 、
Ｓ、ｉ等の大きな過剰シリコン塊がＡｌ又はＡ４２合金
層１８中に析出することが判明した。これは、シリサイ
ド層１５中の過剰シリコンに起因するものである。[Problems to be Solved by the Invention] According to the above-described conventional technology, in the heat treatment process after wiring formation, in addition to excess silicon lumps such as S2.33, S+,
It has been found that large excess silicon lumps such as S, i, etc. are precipitated into the Al or A42 alloy layer 18. This is due to excess silicon in the silicide layer 15.
Ｓ、、Ｓ、等の過剰シリコン塊が第２配線層Ｗ２とのコ
ンタクト部に析出すると、層間コンタクト抵抗が増大し
たり、層間コンタクトがとれなかったりする不都合があ
る。また、Ｓ、、Ｓ、等の過剰シリコン塊が第１配線層
Ｗ、の延長途中に析出すると、実効的な配線断面積が減
少するため配線抵抗が増大したり、電流密度が増大する
ためエレクトロマイグレーション耐性が劣化したりする
不都合がある。If excessive silicon lumps such as S, , S, etc. are deposited at the contact portion with the second wiring layer W2, there is a problem that interlayer contact resistance increases or interlayer contact cannot be established. In addition, if excess silicon lumps such as S, S, etc. are deposited during the extension of the first wiring layer W, the effective wiring cross-sectional area decreases, resulting in an increase in wiring resistance, and the current density increases. There is an inconvenience that migration resistance may deteriorate.
この発明の目的は、上記のような不都合をなくし、低抵
抗で高信頼な配線を実現することにある。An object of the present invention is to eliminate the above-mentioned inconveniences and realize low-resistance, highly reliable wiring.
［課題を解決するための手段コ
この発明による半導体装置は、絶縁膜上に順次に積層さ
れたシリサイド層、第１の八２又はＡ２合金層及び第２
のＡｒ１又はＡｆｆ合金層の３層で配線層を構成したこ
とを特徴とするものである。[Means for Solving the Problems] A semiconductor device according to the present invention includes a silicide layer, a first 82 or A2 alloy layer, and a second A2 alloy layer, which are sequentially stacked on an insulating film.
The wiring layer is characterized by comprising three layers of Ar1 or Aff alloy layers.
また、このような３層構造の配線層は、多層配線構造に
おいて、上下の配線層のうち下層配線層として用いるこ
ともできる。Further, such a three-layer wiring layer can also be used as a lower wiring layer among upper and lower wiring layers in a multilayer wiring structure.
［作用］
この発明の構成によると、シリサイド層からの過剰シリ
コンの析出は、第１のＡｒ２又はＡＪ２合金層内に限ら
れ、第２のＡｎ又はＡｊ２合金層には及ばない。従って
、第２のＡｌｌ又はＡＩ１合金層はそのまま配線の用を
なすので、第２のＡＡ又はＡｌ１合金層を設けなかった
場合に比べて配線抵抗を低減できると共にエレクトロマ
イグレーション耐性を向上させることができる。[Function] According to the configuration of the present invention, excessive silicon precipitation from the silicide layer is limited to the first Ar2 or AJ2 alloy layer and does not extend to the second An or Aj2 alloy layer. Therefore, since the second All or AI1 alloy layer serves as a wiring as it is, it is possible to reduce wiring resistance and improve electromigration resistance compared to the case where the second AA or Al1 alloy layer is not provided. .
また、上記したように３層構造の配線層を上下の配線層
のうちの下層配線層として用いると、上下の配線層のコ
ンタクト部では、過剰シリコンが析出しても第２のＡｒ
２又はＡｊ２合金層にまで及ばないので層間コンタクト
がふさがれることがなく、上層配線層は下層配線層の第
２のＡｎ又はＡ４２合金層と低抵抗でオーミック接触す
る。従って、眉間コンタクト不良の発生を回避できると
共にコンタクト抵抗を低減することができる。Furthermore, when a three-layer wiring layer is used as the lower wiring layer of the upper and lower wiring layers as described above, even if excess silicon precipitates in the contact portions of the upper and lower wiring layers, the second Ar
2 or Aj2 alloy layer, the interlayer contact is not blocked, and the upper wiring layer makes ohmic contact with the second An or A42 alloy layer of the lower wiring layer with low resistance. Therefore, occurrence of glabellar contact failure can be avoided and contact resistance can be reduced.
［実施例コ
第１図乃至第４図は、この発明の一実施例による多層配
線形成工程を示すもので、各々の図に対応する工程（１
）〜（４）を順次に説明する。[Example 1] Figures 1 to 4 show the multilayer wiring forming process according to an embodiment of the present invention, and the steps (1) corresponding to each figure are
) to (4) will be explained in order.
（１）シリコン等の半導体基板１０の表面に不純物トー
プ領域１２及びＳ ｉ Ｏ２等の下地絶縁１］ｉ１４を
いずれも公知の方法で形成した後、ホトリソグラフィ技
術により領域１２の一部に対応したコンタクト孔１４ａ
を絶縁ＩＩ！ １４に形成する。そして、基板上面には
、例えばスパッタ法によりシリサイド層１６を被着する
。ここで、シリサイド層１６を構成するシリサイドとし
ては、ＷＳ ｉ、、ＭｏＳ ｉ、１等を用いることがで
きる。(1) After forming an impurity doped region 12 and a base insulating layer 14 such as SiO2 on the surface of a semiconductor substrate 10 made of silicon or the like by a known method, a part of the region 12 is formed using a photolithography technique. Contact hole 14a
Insulate II! 14. Then, a silicide layer 16 is deposited on the upper surface of the substrate by, for example, sputtering. Here, as the silicide constituting the silicide layer 16, WS i, MoSi, 1, etc. can be used.
（２）次に、基板上面には、例えばスパッタ法により第
１のＡｎ又はＡ、ｅ合金層１８Ａ及び第２のＡｌ、又は
Ａｕ合金層１８Ｂを順次に被着する。ここで、Ａｆ１合
金層を構成する合金材料としては、Ａｌ−３ｉ Ａｎ
−３ｉ−Ｃｕ、Ａｌ、−ＣｕＡｌｌ−Ｓｔ−Ｔｉ等を用
いることができる。また、スパッタリングは、層１８Ａ
の形成後−旦中断するが、その後真空を破ることなく同
一のスパッタ装置内で層１８Ｂを形成してもよいし、あ
るいは真空を破った後間−又は別のスパッタ装置で層１
８Ｂを形成してもよい。(2) Next, the first An, A, or E alloy layer 18A and the second Al or Au alloy layer 18B are sequentially deposited on the upper surface of the substrate by, for example, sputtering. Here, the alloy material constituting the Af1 alloy layer is Al-3i An
-3i-Cu, Al, -CuAll-St-Ti, etc. can be used. In addition, sputtering is performed on layer 18A.
After the formation of layer 18B, layer 18B may be formed in the same sputtering apparatus without breaking the vacuum, or layer 18B may be formed in the same sputtering apparatus after the vacuum is broken - or in a separate sputtering apparatus.
8B may be formed.
（３）次に、シリサイド層１６、Ａｌ２又はＡｌ、合金
層１８Ａ及び１８Ｂの積層をホトリソグラフィ技術によ
り所望の配線パターンに従ってバターニングして第１配
線層Ｗ、を形成する。(3) Next, the laminated layer of the silicide layer 16, Al2 or Al, and the alloy layers 18A and 18B is patterned according to a desired wiring pattern using photolithography technology to form a first wiring layer W.
（４）この後、基板上面には、第１配線層Ｗ１をおおっ
てＰＳＧ等の層間絶縁膜２０を気相堆積法等により形成
する。そして、第１配線層Ｗ、の一部に対応したコンタ
クト孔２０ａを絶縁１１！２０に形成した後、Ａｕ又は
Ａｌ２合金等の配線金属を基板上面にン皮着してからパ
ターニングすることにより第２配線層Ｗ２を形成する。(4) Thereafter, an interlayer insulating film 20 such as PSG is formed on the upper surface of the substrate by a vapor deposition method or the like, covering the first wiring layer W1. After forming a contact hole 20a corresponding to a part of the first wiring layer W in the insulation 11!20, a wiring metal such as Au or Al2 alloy is coated on the upper surface of the substrate and then patterned. 2 wiring layer W2 is formed.
この結果、第２配線層Ｗ２は、コンタクト孔２０ａを介
して第１配線層ＷＩとオーミック接触するようになる。As a result, the second wiring layer W2 comes into ohmic contact with the first wiring layer WI via the contact hole 20a.
この後、従来例に関して前述したように導電性向上等の
目的で熱処理を行なうと、Ｓ、〜Ｓ４°等の過剰シリコ
ン塊がＡｌ又はＡｕ合金層１８Ａ中に析出することがあ
るが、このような析出は層１８Ａ内に限られ、層１８Ｂ
には及ばない。After this, when heat treatment is performed for the purpose of improving conductivity as described above with respect to the conventional example, excess silicon lumps such as S, ~S4°, etc. may be precipitated in the Al or Au alloy layer 18A. The precipitation is limited to layer 18A, and layer 18B
It doesn't come close to that.
従って、第１及び第２配線層間のコンタクト抵抗は第５
図の場合に比べて低減されると共に、第１配線層の配線
抵抗も第５図の場合に比べてＡｎ又はＡｕ合金層１８Ｂ
による抵抗減少に対応して低減され、さらにはエレクト
ロマイグレーション耐性も向上する。Therefore, the contact resistance between the first and second wiring layers is
In addition to being reduced compared to the case shown in the figure, the wiring resistance of the first wiring layer is also lower than that of the case shown in FIG.
In addition, resistance to electromigration is also improved.
」二記のように過剰シリコンの析出が第２のＡｎ又はＡ
ｕ合金層１８Ｂにまで及ばないのは、次のようなメカニ
ズムによるものと推測される。すなわち、第６図に第１
配線層Ｗ、の拡大断面を示すようにＡｌ２又はＡ４２合
金層１８Ａ及び１８Ｂは互いに接する界面ＢＡにて各々
のグレイン境界Ｇａ及びＧｂが不連続になっており、シ
リサイド層１６から１１８Ａのグレイン境界Ｇａに沿っ
て生ずるシリコン析出は界面ＢＡで阻止されるものと考
えられる。” 2, the precipitation of excess silicon causes the second An or A
It is presumed that the reason why it does not reach the u alloy layer 18B is due to the following mechanism. In other words, the first
As shown in the enlarged cross section of the wiring layer W, the grain boundaries Ga and Gb of the Al2 or A42 alloy layers 18A and 18B are discontinuous at the interface BA where they touch each other, and the grain boundaries Ga of the silicide layers 16 to 118A are discontinuous. It is considered that silicon precipitation occurring along the interface BA is blocked by the interface BA.
第７図は、この発明による上下配線層間の配線抵抗（こ
れにはコンタクト抵抗も含まれる）の低減効果を確認す
るために用いられる比較試料のコンタクト部配置を示す
もので、この比較試料では、下方の第１配線層Ｗ、及び
上方の第２配線層Ｗ２に関するコンタクト部Ｃ，，Ｃ２
・・・Ｃｎ−ＩＣｎが直列接続された形で基板上面に配
置され、コンタクト部ＣＩ及びＣｎにそれぞれ接続され
た端子Ｔ１及びＴ２の間の電気抵抗を測定するようにな
っている。上下配線層間のコンタクト抵抗（通称ビア抵
抗）は、数１０ｍΩと低いので、１個当りのビア抵抗と
してではなく、第７図に示すようにビアチェーン抵抗と
して測定するのが通常である。FIG. 7 shows the contact portion arrangement of a comparative sample used to confirm the effect of reducing wiring resistance (including contact resistance) between upper and lower wiring layers according to the present invention. Contact portions C, , C2 regarding the lower first wiring layer W and the upper second wiring layer W2
. . . Cn-ICn are arranged in series connection on the upper surface of the substrate, and the electrical resistance between the terminals T1 and T2 connected to the contact portions CI and Cn, respectively, is measured. Since the contact resistance (commonly known as via resistance) between the upper and lower wiring layers is as low as several tens of mΩ, it is usually measured not as the via resistance per piece but as the via chain resistance as shown in FIG.
比較に当っては、ＣＩ−Ｃｎの各コンタクト部が第８図
に示すような構成の比較試料Ｉと、０１〜ｃｏの各コン
タクト部が第９図に示すような構成の比較試料ＩＩとを
用意した。第８図において、１６Ａ、 １６Ｂはタング
ステンシリサイド層、１８はＡｌ１−Ｃｕ合金層、２０
は層間絶縁膜、Ｗ１Ｗ２は第１．第２配線層である。ま
た、第９図において、第８図と同様の符号は同様の部分
を示す一方、１６はタングステンシリサイド層、１８Ａ
。For comparison, a comparative sample I, in which each contact part of CI-Cn has a configuration as shown in FIG. 8, and a comparative sample II, in which each contact part of 01 to co has a configuration as shown in FIG. 9, were used. Prepared. In FIG. 8, 16A and 16B are tungsten silicide layers, 18 is an Al1-Cu alloy layer, and 20
is an interlayer insulating film, and W1W2 is the first. This is the second wiring layer. In FIG. 9, the same reference numerals as in FIG. 8 indicate the same parts, 16 is a tungsten silicide layer, 18A is
.
１８ＢはＡｌ−Ｃｕ合金層を示す。18B indicates an Al-Cu alloy layer.
第８図の構成は、本件と同一出願人による先行特許出願
（特願平１−４２８４ｆｔ号）において、本件の発明と
同様な目的を達成するために提案したものである。また
、第９図の構成は、本件の発明に係るものである。The configuration shown in FIG. 8 was proposed in an earlier patent application (Japanese Patent Application No. 1-4284ft) by the same applicant as the present invention in order to achieve the same object as the present invention. Further, the configuration shown in FIG. 9 is related to the present invention.
比較試料Ｉ及びＩＩについて、Ｃ１〜Ｃ０の各コンタク
ト部の平面寸法を１．０μｍＸ１．０μｍとし、Ｃ３〜
ｃ、の個数ｎを１００００とした場合、比較試料Ｉ及び
１１で測定された抵抗値はそれぞれ２０００Ω及び１８
００Ωであった。従って、コンタクト抵抗を含む配線抵
抗は、先行特許出願に係るものニ比べてこの発明に係る
ものの方が１０％低し）ことになる。Regarding comparative samples I and II, the planar dimensions of each contact part of C1 to C0 are 1.0 μm x 1.0 μm, and the planar dimensions of each contact part of C1 to C0 are 1.0 μm
When the number n of c, is 10000, the resistance values measured for comparative samples I and 11 are 2000 Ω and 18 Ω, respectively.
It was 00Ω. Therefore, the wiring resistance including contact resistance is 10% lower in the invention according to the invention than in the previous patent application.
なお、上記実施例では、２層配線構造において下層配線
層にこの発明を適用したが、この発明は、これに限らす
、３層以上の多層配線構造において、２層目以上の配線
にも適用可能である。In addition, in the above embodiment, the present invention was applied to the lower wiring layer in a two-layer wiring structure, but the present invention is not limited to this, but can also be applied to the second or higher wiring layer in a multilayer wiring structure with three or more layers. It is possible.
［発明の効果］
以上のように、この発明によれば、シリサイド層に第１
のＡｌ、又はＡｆ１合金層及び第２のＡｎ又はＡｕ合金
層を順次に積層して３層構造の配線層を構成し、シリサ
イド層からの過剰シリコンの析出が第２のＡＪ２又はＡ
ｌ合金層にまで及ばないようにしたので、低抵抗で高信
頼な配線を実現てきる効果が得られるものである。[Effects of the Invention] As described above, according to the present invention, the silicide layer has the first
An Al or Af1 alloy layer and a second An or Au alloy layer are sequentially laminated to form a three-layer wiring layer, and the excess silicon precipitated from the silicide layer becomes the second AJ2 or A
Since it is made so that it does not reach the L alloy layer, it is possible to achieve the effect of realizing a highly reliable wiring with low resistance.
その上、多層配線構造において、上下の配線層のうちの
下層配線層としてこの発明の３層構造の配線層を用いる
と、層間コンタクト不良の発生やコンタクト抵抗の増大
を防止できる付加的効果も得られる。Furthermore, in a multilayer wiring structure, when the three-layer wiring layer of the present invention is used as the lower wiring layer of the upper and lower wiring layers, an additional effect of preventing the occurrence of interlayer contact failure and increase in contact resistance can be obtained. It will be done.
第１図乃至第４図は、この発明の一実施例による多層配
線形成工程を示す基板断面図、第５図は、従来の多層配
線構造の一例を示す基板断面図、
第６図は、第１配線層の拡大断面図、
第７図は、配線抵抗測定用の比較試料のコンタ１
２
クト部配置を示す平面図、
第８図及び第９図は、比較試料Ｉ及びＩＩのコンタクト
部をそれぞれ示す断面図である。
１０・・・半導体基板、１２・・・不純物トープ領域、
１４・・・下地絶縁膜、１６・・・シリサイド層、１８
Ａ 、 １８Ｂ・・・第１．第２のＡｊ２又はＡｕ合金
層、２０・・・層間絶縁膜、ｗ、、ｗ２・・・第１．第
２配線層。1 to 4 are cross-sectional views of a substrate showing a multilayer wiring formation process according to an embodiment of the present invention, FIG. 5 is a cross-sectional view of a substrate showing an example of a conventional multilayer wiring structure, and FIG. 1 is an enlarged cross-sectional view of a wiring layer, FIG. 7 is a plan view showing the contact part arrangement of a comparison sample for wiring resistance measurement, and FIGS. 8 and 9 are a plan view showing the contact part arrangement of comparative samples I and II. FIG. 10... Semiconductor substrate, 12... Impurity tope region,
14... Base insulating film, 16... Silicide layer, 18
A, 18B...1st. Second Aj2 or Au alloy layer, 20... interlayer insulating film, w,, w2... first. Second wiring layer.
Claims (1)
Ａｌ又はＡｌ合金層及び第２のＡｌ又はＡｌ合金層を含
む配線層をそなえたことを特徴とする半導体装置。 ２、多層配線構造を有する半導体装置において、該多層
配線構造は、 （ａ）第１の絶縁膜と、 （ｂ）この第１の絶縁膜上に順次に積層されたシリサイ
ド層、第１のＡｌ又はＡｌ合金層及び第２のＡｌ又はＡ
ｌ合金層を含む第１の配線層と、（ｃ）この第１の配線
層をおおって形成され、該第１の配線層の一部に対応し
たコンタクト孔を有する第２の絶縁膜と、 （ｄ）この第２の絶縁膜上に形成され、前記コンタクト
孔を介して前記第１の配線層の一部にオーミック接触す
る第２の配線層と をそなえていることを特徴とする半導体装置。[Claims] 1. A semiconductor characterized by comprising a wiring layer including a silicide layer, a first Al or Al alloy layer, and a second Al or Al alloy layer, which are sequentially stacked on an insulating film. Device. 2. In a semiconductor device having a multilayer wiring structure, the multilayer wiring structure includes (a) a first insulating film, (b) a silicide layer and a first Al layer sequentially stacked on the first insulating film. or Al alloy layer and second Al or A
(c) a second insulating film formed to cover the first wiring layer and having a contact hole corresponding to a part of the first wiring layer; (d) a second wiring layer formed on the second insulating film and in ohmic contact with a part of the first wiring layer via the contact hole; .
Priority Applications (1)
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