JPH03239363A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置におけるスタティックＲＡＭ
のメモリセルに関するものである。

〔従来の技術〕

第７図＋ａｌは従来の半導体記憶装置の一例を示すブロ
ック図である。１は行アドレス入力、２は行アドレス人
力１を増幅または反転するための行アドレスバッファ、
３は行アドレス人力１に与えられた行アドレス信号を復
号化するための行アドレスデコーダ、４は列アドレス入
力、５は列アドレス人力４を増幅または反転するための
列アドレスバッファ、６は列アドレス人力４に与えられ
た列アドレス信号を復号化するための列アドレスデコー
ダ、７は情報を記憶するメモリセルがマトリクス状に配
列されたメモリセルアレイ、８はマルチプレクサである
。

また９は小振幅の読出し電圧を感知増幅するセンスアン
プ、１０はセンスアンプ９の出力をさらに半導体記憶装
置の外部に取り出すレベルまで増幅するための出力デー
タバッファ、１１は読出しデータ出力、１２は書込みデ
ータ入力、１３は書込みデータ人力に与えられた信号を
増幅するための人力データバッファ、１４はチップ選択
入力、１５は読出し／書込み制御入力、１６はチップの
選択／非選択とデータの読出し／書込みモードに応じて
センスアンプ９．出力データバソファ１０書込みデータ
バッファ１３などを制御する読出し／書込み制御回路で
ある。

第７図ｆｂｌは第７図（ａｌの半導体記憶装置のメモリ
セル周辺部を示したものである。ここでは簡単のため２
行２列の構成のものを示している。第７図Ｆｂ）におい
て、２０ａ、２０ｂと２１ａ、２１ｂはビット線対であ
り、２２と２３は行アドレスデコーダ３の出力点に接続
されたワード線、２４ａ〜２４ｄはワード線２２．２３
とビット線対２０ａ。

２０ｂ及び２１ａ、２１ｂとの交点に配置されたメモリ
セル、２５ａ、２５ｂと２６ａ、２６ｂは一端を電源１
８に他端をビット線に接続されたビット線負荷である。

また、２７ａ、２７ｂと’１８ａ、２８ｂは第７図（ａ
ｌの列アドレスデコーダ６の出力信号がゲートに入力さ
れ、ドレインまたはソースがそれぞれビットｖＡ２０ａ
、２０ｂと２１ａ、２１ｂに接続され、ソースまたはド
レインが入／出力線（以後Ｉ１０線という）対２９ａ、
２９ｂに共通に接続され、第７図（ａ）のマルチプレク
サ８を構成するトランスファゲートであり、９はＩ１０
線対２９ａ２９ｂの電位差を検出するセンスアンプ、Ｉ
Ｏはセンスアンプ９の出力を増幅する出カッ＼７フアで
ある。

上記第７聞出）のメモリセル２４は一対のインバータ回
路からなるフリップフロ・ノブ回路により構成されてお
り、例えば第７図（Ｃ）に示す高抵抗負荷型ＮＭＯＳメ
モリセルや第７図（ｄｌに示すＣＭＯＳ型メモリセルが
用いられる。

第７図（Ｃ１，（ｄ）において、４１ａ、４１ｂはドレ
インを記憶ノード４５ａ、４５ｂに、ゲートを互いに他
方のドレインに、ソースを接地１９に接続したＮチャネ
ルのドライバトランジスタ、４２ａ。

４２ｂはドレインまたはソースを記憶ノード４５ａ、４
５ｂに、ゲートをワード線２２または２３に、ソースま
たはドレインをビ・ント線２０ａ、２０ｂまたは２１ａ
、２１ｂに接続したＮチャネルのアクセストランジスタ
、４３ａ、４３ｂは一端を電源１８に、他端を記憶ノー
ド４５ａ、４５ｂに接続した負荷抵抗、４４ａ、４４ｂ
はドレインを記憶ノード４５ａ、４５ｂに、ゲートを互
いに他のドレインに、ソースを電源１８に接続したＰチ
ャネルトランジスタである。

第７図（Ｃ１のメモリセルのレイアウトの一例を第７図
ｆｅ＋に示す。図において、８１は分離領域で、分Ｉｌ
ｌｅＭ域８１に囲まれた部分が活性領域８２となってい
る。８３はポリシリコンまたはシリサイドからなる第１
ポリシリコン、８４は活性領域８２または第１ポリシリ
コン８３に共通にコンタクトするためのシェアドコンタ
クト、８５はシェアドコンタクト８４を介して活性領域
８２または第１ポリシリコン８３同士を接続するポリシ
リコンまたはシリサイドからなる第２ポリシリコン、８
６は第２ポリシリコン８５上に設けられた第２ポリシリ
コンコンタクト、８７は高抵抗ポリシリコン（第３ポリ
シリコン）、８８はアルミコンタクト、８９はアルミで
ある。

ここで、８５ａはメモリセルの電鋤線で、８９ａ、８２
ａ、８２ｂはメモリセルの接地となる部分である。また
トランジスタ４１ａはドレイン８２Ｃ，ゲート８３ａ、
ソース８２ａから、トランジスタ４１ｂはドレイン８２
ｄ、ゲー）８３ｂ。

ソース８２ｂから、トランジスタ４２ａはドレイン８２
ｇ、デー１−８３Ｃ，ソース８２Ｃから、トランジスタ
４２ｂはドレイン８２ｆ、ゲート８３Ｃ，ソース８２ｅ
から、抵抗４３ａ、４３ｂはそれぞれ高抵抗ポリシリコ
ン８７ａ、８７ｂからなっており、８３Ｃはワード線を
、８９ｂ、８９ｃはビット線を構成している。

第７図（ｆｌは第７図（ｅ）のメモリセルアレイのうち
２行８列分を示している。この図においては、わかりや
すくするため、分離領域８１．第１ポリシリコン８３．
コンタクト８８．アルミ８９のみ図示している。図にお
いて、８９ａは４列毎に設けられた接地線のアルミ、８
９ｂ、８９ｃはビット線対のアル多である。この例では
、メモリセルの接地電位はレイアウト面積低減のため、
４列毎に設けられたアルミと、それに垂直方向に走る帯
状の拡散領域とを介して与えられている。

次に動作について第８図の動作タイミング図を参照しな
がら説明する。メモリセル２４ａを選択する場合には、
行アドレス人力１から選択すべきメモリセル２４ａが位
置する行に対応した行アドレス信号が入力され、メモリ
セル２４ａが接続されたワード線２２が選択（例えば旧
ｇｈ）　　レベルになり、他のワード線２３は非選択（
例えばＬ　ｏ　ｓ　）レベルにされる。同様にビット線
の選択も列アドレス人力４から、選択すべきメモリセル
２４ａとそのメモリセル２４ａが接続されたビット線対
２０ａ、２０ｂとが位置する列に対応した列アドレス信
号が人力され、そのビット線対２０ａ、２０ｂに接続さ
れたトランスフアゲ−）２７ａ、２７ｂのみが導通し、
これにより選択されたビット線２０ａ、２０ｂのみＩ１
０線対２９ａ、２９ｂに接続され、他のピッ）＆’１１
２１ａ、２１ｂは非選択となり、Ｉ１０線対２９ａ、２
９ｂから切り離される。

次に選択されたメモリセル２４ａの読出し動作について
説明する。

いま、メモリセルの記憶ノード４．５　ａが旧ｇｈレベ
ルであり、記憶ノード４５ｂがＬｏｗ　レベルであると
する。このとき、メモリセルの一方のドライバトランジ
スタ４１ａは非導通状態にあり、他方のドライバトラン
ジスタ４１ｂは導通状態にある。

ワード線２２が旧ｇｈで選択された状態にあるから、メ
モリセルのアクセストランジスタ４２ａ、４２ｂはとも
に導通状態にある。従って、電源１８ビット線負荷２５
ｂ、ビット線２０ｂ、アクセストランジスタ４２ｂ、ド
ライバトランジスタ４１ｂ、接地１９の経路に直流電流
が発生する。しかし、もう一方の経路である電源１８．
ビット線負荷２５　ａ　、　ビット線２０ａ、アクセス
トランジスタ４２ａ、ドライバトランジスタ４１ａ、接
地１９の経路ではドライバトランジスタ４１ａが非導通
であるので直流電流は流れない。

このとき直流電流の流れない方のビット線２０ａの電位
はビット線負荷トランジスタ２５ａ、２５ｂ、２６ａ、
２６ｂの閾（直電圧をＶｔｈとすると、電源電位−Ｖい
となる。また、直流電流の流れる方のビット線２０ｂの
電位はドライバトランジスタ４１ｂ、アクセストランジ
スタ４２ｂとビット線負荷２５ｂの導通抵抗で抵抗分割
されて、電源電位−ＶｔｋからΔＶだけ電位が低下し、
電源電位ｖｔｈ−Δ■になる。ここでΔＶはビット線振
幅と呼ばれ、通常５０ｍＶ〜５００ｍＶ程度であり、ビ
ット線負荷の大きさにより調整される。このビット線振
幅はトランスフアゲ−）２７ａ、２７ｂを介してＩ１０
線２９ａ、２９ｂに現れ、これをセンスアンプ９により
増幅し、さらに出力バッファ１０で増幅し、データ出力
１１として読み出される。なお、読出しの場合には入力
データバッファ１３は続出し／書込み制御回路１６によ
り■／○線対２９ａ、２９ｂを駆動しないようにしてい
る。

書込みの場合には、Ｌｏ−データを書き込む側のビット
線の電位を強制的に低電位に引き下げ、他方のビット線
の電位を高電位に引き上げることにより書込みを行う。

例えば、メモリセル２４ａに反転データを書き込むには
、データ入力バッファ１３により一方のＩ１０線２９ａ
をＬｏ匈レベルに、他方の■／○線２９ｂを旧ｇｈレベ
ルにし、一方のピッＩ［Ｉ２０　ａをＬＯ−レベルに、
他方のビット線２０ｂをＨｊｇｈレベルにすることによ
り書込み動作を行う。

ところで、スタティックＲＡＭにおいて、スタンバイ状
態の電流値は（１つ当たりのメモリセルを流れる電流）
×（メモリセル数）で決まる。第６図には、高抵抗負荷
型メモリセルを例に示した。

今、記憶ノード４５ａが“Ｈ”、記憶ノード４５ｂが“
Ｌ”を保持しているとする。“Ｈ”側のノードにゲート
がつながったトランジスタ４１ｂはＯＮ状態なので、抵
抗４３ｂ、ドライバトランジスタ４１ｂを通して電流ｌ
が流れる。この電流値は抵抗４３ｂの抵抗値で決まって
いる。つまり、スタンバイ電流値は抵抗値で決まってい
る。集積度を増してもスタンバイ電流を一定にするには
抵抗値を集積度に合わせて上げていけばよい。

〔発明が解決しようとする課題〕

このように従来のスタティックＲＡＭでは、集積度が増
すに従い、抵抗値も上げていったが、ド０ ライバトランジスタ４１ａ　（記憶データが逆の場合、
４１ｂ）のＯＦＦ時にもリーク電流■１が流れるため、
リーク電流■０、が抵抗を流れる電流Ｉ、１程度及びそ
れ以上になるとメモリセルの“■］”側のデータ保持が
できなくなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、メモリセルのＨ″側のデータ保持を安定に行
うことができる半導体記憶装置を得ることを目的とする
。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、メモリセルを構成す
るドライバトランジスタを、ゲートの一部にリング形状
、もしくは半円形状の曲線部を有し、該曲線部の内側及
び外側にそれぞれソース。

ドレイン領域を形成した構造としたものである。

〔作用〕

この発明においては、メモリセルを構成するドライバト
ランジスタのゲートの一部を、リング形状にあるいは半
円形状に曲げ、該リング形状あるいは半円形状の内側及
び外側にドレイン、ソース領域を形成したから、隣接す
るドライバトランジスタがゲートにより分離されること
となる。このため上記トランジスタ間の分離領域を不要
として分離長を短縮でき、これによりリーク電流を低減
して、メモリセルの“Ｈ“側のデータ保持を安定にする
ことができる。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図、第２図は本発明の第１の実施例による半導体記
憶装置の説明図であり、単体のメモリセルのレイアウト
を示している。第１図には基板から第２ポリシリコンの
層までの各層の平面配置構造を、第２図には基板から最
上層のアルミ層までの各層の平面配置構造を示している
。

第１図において、８１は分離領域で、該分離領域８１以
外の部分が活性領域８２となっている。

８３はポリシリコンまたはシリサイドからなる第１ポリ
シリコン（または第１ゲートと呼ぶ）で、その一端にリ
ング形状部が形成しである。８４は１ ２ 活性領域８２または第１ポリシリコン８３に共通にコン
タクトするためのシェアドコンタクト、８５はシェアド
コンタクト８４を介して活性領域８２または第１ポリシ
リコン８３を接続する、ポリシリコンまたはシリサイド
からなる第２ポリシリコン（または第２ゲートと呼ぶ）
である。

次に、第２図において、８６は第２ポリシリコ゛ン８５
上に設けられた第２ポリシリコンコンタクト、８７は高
抵抗値の第３ポリシリコン（または第３ゲートと呼ぶ）
、８８はアルミコンタクト、８９はアルミである。ここ
で、８５ａはメモリセルの電源線で、８２ｇ、はメモリ
セルの接地となる部分である。

第７図（Ｃ）の回路図に対応させてみると、トランジス
タ４．１２はドレイン８２ｆ、、ゲート８３ａ。

ソース８２ｇ、から、トランジスタ４１ｂはドレイン８
２ｅ、、ゲート８３ｂ、ソース８２ｇ１から、トランジ
スタ４２ａはドレイン８２ａ、、ゲート８３Ｃ，ソース
８２Ｃ１から、トランジスタ４２ｂはドレイン８２ｂ＋
、ゲート８３Ｃ，ソース８２ｄ１から、抵抗４３ａ、４
３ｂはそれぞれ高抵抗の第３ポリシリコン８７　ａ、　
　８７　ｂからなっており、８３Ｃはワード線を、８９
ａ、８９ｂはビット線を構成している。このように本実
施例では、メモリセルを構成するインバータ回路のドラ
イバトランジスタ４１ａ及び４１ｂは、そのゲートの一
端にリング形状部を有し、該リング形状部の内側にドレ
イン、外側にソースを形成した構造となっている。

次に本発明の第１の実施例の作用効果について説明する
。

第３図には活性領域の面積を一定にしておき、それを囲
む分離領域の長さ、つまり分離長とその活性領域のリー
ク電流との関係を示している。分離長Ｏのときのリーク
電流はジャンクションリークである。一般に分離による
リークはジャンクションリークの約１００倍と大きい。

このため、分離長を減らすことはリーク電流を減らすこ
とに大きな効果を持つ。

第１図及び第２図に示したメモリセルにおいて３ ４ は、ドライバトランジスタ４１ａ、４１ｂ間、つまり活
性領域８２ｅ１．８２ｆ＋間の分離領域ををなくし、こ
れらの活性領域を第１ポリシリコン８３ａ及び８３ｂで
囲んでいる。このため分離によるリークが大幅に減って
いる。そしてこのことにより、メモリセルの記憶ノード
″Ｈ”側のリークが従来に比べ減少し、抵抗値を上げて
も安定な状態に保つことができる。また、第１ポリシリ
コン８３ａ、８３ｂを湾曲させて上記活性領域８２ｆ３
＋　、　　８２　Ｌ＠囲むことでゲート幅を長くとるこ
とができる。つまりゲート用ポリシリコンを素子分離と
ゲート幅増大の両方に利用している。

次に、本発明の第２の実施例を図について説明する。第
４図、第５図は本発明の第２の実施例装置における単体
のメモリセルのレイアウト図を示す。第４図には基板か
ら第２ポリシリコンまでの各層の平面配置構造を、第５
図には基板からアルミ層までの各層の平面配置構造を示
している。

第４図、第５図において、８１〜８９は第１の実施例で
説明したものと全く同じである。第７図（Ｃ）の回路図
に対応させてみると、トランジスタ４１ａはドレイン８
２ｄ２．ゲート８３ｂ、ソース８２ｇ２から、トランジ
スタ４１ｂはドレイン８２ｅ２．ゲート８３ａ、ソース
８２ｇ２から、トランジスタ４２ａはドレイン８２ｂ２
．ゲート８３ｃ、　ソース８２ｄ２から、トランジスタ
４２ｂはドレイン８２ａ２．ゲート８３ｃ、ソース８２
ｃ２から、抵抗４３ａ、４３ｂはそれぞれ高抵抗ポリシ
リコン８７ａ、８７ｂからなっており、８３ｃはワード
線を、８９ａ、８９ｂはビット線を構成している。そし
てここでは、第１ポリシリコン８３ａ、８３ｂ、つまり
ドライバトランジスタ４１ａ、４１ｂのゲートの一端を
半円状に湾曲させ、該湾曲部の内側及び外側にドレイン
、ソース領域を形成している。

次に本発明の第２の実施例の作用効果について説明する
。

このメモリセルでは、第１ポリシリコン８３ａ。

８３ｂ１つまりドライバトランジスタ４１ａ、４１ｂの
ゲートの一端を半円状に湾曲させているの５ ６ で、従来分離領域で分離していたドライバトランジスタ
４１ａ、４Ｉｂ間をゲートで分離することが可能となる
。このため分離領域をなくして分離長を短くすることで
リーク電流を減らすことができる。また、ゲートの一端
を湾曲させているため、各ドライバトランジスタ４１ａ
、４１ｂのケート幅をかせぐことができる。

なお、上記第１及び第２の実施例では、素子の分離技術
については触れていなかったが、これは通常、酸化膜分
離である。しかしこれに限るものではなく、他にはイン
ターナショナル　エレクトロン　デバイス　ミーティン
グ（Ｉｎｔｅｒｎａｔｉｏｎａｌｅｌｅｃｔｒｏｎ　ｄ
ｅｖｉｃｅｓ　ｍｅｅｔｉｎｇ）　１９８８のテクニカ
ルダイジェスト（ｔｅｃｈｎｉｃａｌ　ｄｉｇｅｓｔ）
　　ｐ２４６〜ｐ２４９に示されているフィールドシー
ルド分離を用いてもよい。

また上記第１及び第２の実施例では第７図（Ｃ）の高抵
抗負荷型のメモリセルについて示したが、これは第７図
＋ｄ）のようなＣＭＯ３型のメモリセルでもよく、この
場合でもリーク電流を減らすことば安定化につながゐ。

このＣＭＯ３型メモ型上モリセルて、インターナショナ
ル　エレクトロン　デバイス　ミーティング０ｎｔｅｒ
ｎａｔｉｏｎａｌ　ｅｌｅｃｔｒｏｎｄｅｖｔｃｅｓ　
ｍｅｅｔｉｎｇ）　１９８８のテクニカル　ダイジェス
ト（ｔｅｃｈｎｉｃａｌ　ｄｉｇｅｓｔ）　ｐ４８〜ｐ
５１に示されているＰＭＯ３）ランジスタをｐｏｌｙ−
３ｉ　　Ｐ　Ｍ　ＯＳとしたものでもよい。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれば
、メモリセルを構成するドライバトランジスタを、その
ゲートの一部にリング形状及び半円形状の曲線部を有し
、該曲線部の内側及び外側にドレイン、ソース領域を形
成した構成としたので、隣接するドライバトランジスタ
がそのゲートにより分離されることとなり、このため該
ドライバトランジスタ間の分離領域をなくし分離長を短
縮できる。この結果リーク電流の少ない安定したメモリ
セルが得られる効果がある。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明の第１の実施７ ８ 例による半導体記憶装置のメモリセルパターンを示す図
、第３図は該メモリセルを構成するトランジスタの活性
領域でのリーク特性図、第４図、第５図はそれぞれ本発
明の第２の実施例による半導体記憶装置のメモリセルパ
ターンを示す図、第６図は本発明及び従来のメモリセル
の回路構成図、第７図（ａｌ、　（ｂｌは従来の半導体
記憶装置のブロック図、第７図（Ｃ１，（ｄｌはメモリ
セルの回路構成図、第７図（ｅ）、　（ｆｌは従来のメ
モリセルのレイアウト図、第８図は該メモリセルの動作
タイミング図である。 ７・・・メモリセルアレイ、２４・・・メモリセル、２
７．２８・・・トランスファゲート、４１・・・ドライ
バトランジスタ、４２・・・アクセストランジスタ、４
３・・・負荷抵抗、４４・・・Ｐチャネルトランジスタ
、８１・・・分離領域、８２・・・活性領域、８３・・
・第１ポリシリコン、８４・・・シェアドコンタクト、
８５・・・第２ポリシリコン、８６・・・第２ポリシリ
コンコンタクト、８７・・・第３ポリシリコン、８８・
・・アルミコンタクト、８９・・・アルミ。 なお図中同一符号は同−又は相当部分を示す。 ９ 手続補正書印発） １．事件の表示 特願平１−３７１００号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係　　　特許出願人 住　所　　東京都千代田区丸の内二丁目２番３号名　称
　　（６０１）三菱電機株式会社代表者　志岐守哉 ４、代理人　　郵便番号　５６４ 住　所　　大阪府吹口１市江坂町１丁目２３番４３号フ
ァサード江坂ビルマ階 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第１７頁第３行の「このため分離領域をな
くして」を「このためドライバトランジスタ間の分離領
域をなくし、分離領域による」に訂正する。 （２）同第１８頁第１６行の「分離長を」をＦ分離領域
による分離長を」に訂正する。 以　　　上

Claims (1)

【特許請求の範囲】
1. （１）メモリセルをフリップフロップ回路により構成し
   た半導体記憶装置において、 上記フリップフロップ回路を構成するインバータ回路の
   少なくとも１つのドライバ側の電界効果形トランジスタ
   を、 そのゲートの一部にリング形状あるいは半円形状の曲線
   部を有し、該曲線部の内側、及び外側にドレイン、ソー
   ス領域を形成した構造としたことを特徴とする半導体記
   憶装置。