JPH06112439A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06112439A JPH06112439A JP4257840A JP25784092A JPH06112439A JP H06112439 A JPH06112439 A JP H06112439A JP 4257840 A JP4257840 A JP 4257840A JP 25784092 A JP25784092 A JP 25784092A JP H06112439 A JPH06112439 A JP H06112439A
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- memory cells
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- memory
- ground
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
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- G11C11/408—Address circuits
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- G11C11/418—Address circuits
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- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【構成】 スタティックランダムアクセスメモリ（ＳＲ
ＡＭ）におけるメモリセルアレイのための改善された回
路が開示される。１つの行のメモリセルＭ５１ないしＭ
５８が接地線ＧＬ１に接続され、もう１つの行のメモリ
セルＭ６１ないしＭ６８が接地線ＧＬ２に接続される。
ワード線ＷＬ２，ＷＬ３は、２つの行のメモリセルに列
毎に交互に接続される。読出動作において１本のワード
線ＷＬ２が活性化されたとき、メモリセルからの電流が
２本の接地線に流れる。 【効果】 １本の接地線に流れる電流の総和が減少され
るので、接地線における電位の上昇が防がれ、その結果
データの破壊が防がれ得る。
ＡＭ）におけるメモリセルアレイのための改善された回
路が開示される。１つの行のメモリセルＭ５１ないしＭ
５８が接地線ＧＬ１に接続され、もう１つの行のメモリ
セルＭ６１ないしＭ６８が接地線ＧＬ２に接続される。
ワード線ＷＬ２，ＷＬ３は、２つの行のメモリセルに列
毎に交互に接続される。読出動作において１本のワード
線ＷＬ２が活性化されたとき、メモリセルからの電流が
２本の接地線に流れる。 【効果】 １本の接地線に流れる電流の総和が減少され
るので、接地線における電位の上昇が防がれ、その結果
データの破壊が防がれ得る。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、接地線に接続されたメモリセルを備
えた半導体メモリ装置に関する。
装置に関し、特に、接地線に接続されたメモリセルを備
えた半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、半導体メモリ装置の高い集積度お
よび低電力消費の要求の下で、薄膜トランジスタ（以下
「ＴＦＴ」という）を用いたスタティックランダムアク
セスメモリ（以下「ＳＲＡＭ」という）が開発され、市
場に出回っている。ＴＦＴを用いたＳＲＡＭは、たとえ
ば、“Ａ ＰＯＬＹＳＩＬＩＣＯＮ ＴＲＡＮＳＩＳＴ
ＯＲ ＴＥＣＨＮＯＬＯＧＹ ＦＯＲ ＬＡＲＧＥ Ｃ
ＡＰＡＣＩＴＹ ＳＲＡＭｓ”と題された論文（１９９
０，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）；ｐ
ｐ．４６９−４７２）において開示されている。
よび低電力消費の要求の下で、薄膜トランジスタ（以下
「ＴＦＴ」という）を用いたスタティックランダムアク
セスメモリ（以下「ＳＲＡＭ」という）が開発され、市
場に出回っている。ＴＦＴを用いたＳＲＡＭは、たとえ
ば、“Ａ ＰＯＬＹＳＩＬＩＣＯＮ ＴＲＡＮＳＩＳＴ
ＯＲ ＴＥＣＨＮＯＬＯＧＹ ＦＯＲ ＬＡＲＧＥ Ｃ
ＡＰＡＣＩＴＹ ＳＲＡＭｓ”と題された論文（１９９
０，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）；ｐ
ｐ．４６９−４７２）において開示されている。
【０００３】この発明は、一般に接地線に接続されたメ
モリセルを備えた半導体メモリに適用可能であるが、以
下の記載では、この発明がＳＲＡＭに適用される例につ
いて説明する。
モリセルを備えた半導体メモリに適用可能であるが、以
下の記載では、この発明がＳＲＡＭに適用される例につ
いて説明する。
【０００４】図１２は、従来のＳＲＡＭのブロック図で
ある。図１２を参照して、ＳＲＡＭ１００は、行および
列に配設された多数のメモリセルＭＣを備えたメモリセ
ルアレイ１と、メモリセルアレイ１内の行を選択するた
めのＸデコーダ２と、メモリセルアレイ１内の列を選択
するためのＹデコーダ３と、メモリセルＭＣから読出さ
れたデータ信号を増幅するためのセンスアンプ５と、増
幅されたデータ信号を出力データＤＡとして出力する出
力バッファ６と、外部から与えられる入力データＤＩを
受ける入力バッファ７と、入力データ信号を増幅し所望
のメモリセルＭＣにそれを書込むための書込回路８とを
含む。ライン１００は、半導体基板をも示している。
ある。図１２を参照して、ＳＲＡＭ１００は、行および
列に配設された多数のメモリセルＭＣを備えたメモリセ
ルアレイ１と、メモリセルアレイ１内の行を選択するた
めのＸデコーダ２と、メモリセルアレイ１内の列を選択
するためのＹデコーダ３と、メモリセルＭＣから読出さ
れたデータ信号を増幅するためのセンスアンプ５と、増
幅されたデータ信号を出力データＤＡとして出力する出
力バッファ６と、外部から与えられる入力データＤＩを
受ける入力バッファ７と、入力データ信号を増幅し所望
のメモリセルＭＣにそれを書込むための書込回路８とを
含む。ライン１００は、半導体基板をも示している。
【０００５】読出動作において、Ｘデコーダ２は、外部
から与えられるＸアドレス信号ＸＡに応答して１本のワ
ード線ＷＬを活性化させる。活性化されたワード線ＷＬ
に接続されているメモリセルＭＣにおいてストアされて
いるデータ信号がビット線ＢＬａ，ＢＬｂ上に現われ
る。Ｙデコーダ３は、外部から与えられるＹアドレス信
号ＹＡに応答して１つのビット線対を選択する。すなわ
ち、Ｙゲート回路４内の１つのスイッチ回路がＹデコー
ダ３からの出力信号に応答して導通し、１つのビット線
対上のデータ信号がセンスアンプ５に与えられる。与え
られたデータ信号は、センスアンプ５によって増幅され
た後、出力バッファ６を介して出力データＤＡとして出
力される。
から与えられるＸアドレス信号ＸＡに応答して１本のワ
ード線ＷＬを活性化させる。活性化されたワード線ＷＬ
に接続されているメモリセルＭＣにおいてストアされて
いるデータ信号がビット線ＢＬａ，ＢＬｂ上に現われ
る。Ｙデコーダ３は、外部から与えられるＹアドレス信
号ＹＡに応答して１つのビット線対を選択する。すなわ
ち、Ｙゲート回路４内の１つのスイッチ回路がＹデコー
ダ３からの出力信号に応答して導通し、１つのビット線
対上のデータ信号がセンスアンプ５に与えられる。与え
られたデータ信号は、センスアンプ５によって増幅され
た後、出力バッファ６を介して出力データＤＡとして出
力される。
【０００６】書込動作において、入力データＤＩが入力
バッファ７を介して書込回路８に与えられる。与えられ
たデータ信号は書込回路８により増幅された後、ゲート
回路４に与えられる。Ｙデコーダ３がＹアドレス信号Ｙ
Ａに応答してゲート回路４内の１つのスイッチ回路を導
通させるので、対応するビット線対に増幅されたデータ
信号が与えられる。ＸデコーダがＸアドレス信号ＸＡに
応答して１本のワード線ＷＬを活性化させるので、指定
されたメモリセルに入力データＤＩがストアされる。
バッファ７を介して書込回路８に与えられる。与えられ
たデータ信号は書込回路８により増幅された後、ゲート
回路４に与えられる。Ｙデコーダ３がＹアドレス信号Ｙ
Ａに応答してゲート回路４内の１つのスイッチ回路を導
通させるので、対応するビット線対に増幅されたデータ
信号が与えられる。ＸデコーダがＸアドレス信号ＸＡに
応答して１本のワード線ＷＬを活性化させるので、指定
されたメモリセルに入力データＤＩがストアされる。
【０００７】図１３は、ＴＦＴを用いたメモリセルの回
路図である。図１３を参照して、メモリセルＭＣは、デ
ータ記憶回路を構成するＰＭＯＳトランジスタ１０５，
１０６およびＭＭＯＳトランジスタ１０１，１０２と、
アクセスゲートトランジスタとしてのＮＭＯＳトランジ
スタ１０３，１０４とを含む。トランジスタ１０５，１
０６は、前述のＴＦＴによりそれぞれ構成される。ドラ
イバトランジスタ１０１のソースは、後述する直接コン
タクト抵抗Ｒ１を介して接地線ＧＬに接続される。同様
に、ドライバトランジスタ１０２のソースも、直接コン
タクト抵抗Ｒ２を介して接地線ＧＬに接続される。トラ
ンジスタ１０３および１０４は、ゲートがワード線ＷＬ
に接続される。
路図である。図１３を参照して、メモリセルＭＣは、デ
ータ記憶回路を構成するＰＭＯＳトランジスタ１０５，
１０６およびＭＭＯＳトランジスタ１０１，１０２と、
アクセスゲートトランジスタとしてのＮＭＯＳトランジ
スタ１０３，１０４とを含む。トランジスタ１０５，１
０６は、前述のＴＦＴによりそれぞれ構成される。ドラ
イバトランジスタ１０１のソースは、後述する直接コン
タクト抵抗Ｒ１を介して接地線ＧＬに接続される。同様
に、ドライバトランジスタ１０２のソースも、直接コン
タクト抵抗Ｒ２を介して接地線ＧＬに接続される。トラ
ンジスタ１０３および１０４は、ゲートがワード線ＷＬ
に接続される。
【０００８】書込動作において、たとえばビット線ＢＬ
ａが高レベルにもたらされかつビット線ＢＬｂが低レベ
ルにもたらされた後、ワード線ＷＬが活性化される。ト
ランジスタ１０３および１０４がオンするので、データ
記憶回路のノードＮ１およびＮ２は、それぞれ高レベル
および低レベルに変化される。このデータ記憶状態にお
いて、トランジスタ１０２および１０５がオンし、トラ
ンジスタ１０１および１０６がオフしている。
ａが高レベルにもたらされかつビット線ＢＬｂが低レベ
ルにもたらされた後、ワード線ＷＬが活性化される。ト
ランジスタ１０３および１０４がオンするので、データ
記憶回路のノードＮ１およびＮ２は、それぞれ高レベル
および低レベルに変化される。このデータ記憶状態にお
いて、トランジスタ１０２および１０５がオンし、トラ
ンジスタ１０１および１０６がオフしている。
【０００９】読出動作において、ワード線ＷＬが活性化
されたとき、電流Ｉが図１３に示すように電源電位Ｖｃ
ｃから接地電位に向かって流れる。すなわち、電流Ｉ
が、ビット線負荷トランジスタ１１１，アクセスゲート
トランジスタ１０４およびドライバトランジスタ１０２
を介して接地線ＧＬに流れる。この電流経路Ｉにおい
て、直接コンタクト抵抗Ｒ２および配線抵抗ｒが存在す
るので、メモリセルＭＣの接地ノードＮ４の電位が上昇
されることになる。すなわち、ワード線ＷＬが活性化さ
れている期間において、メモリセルＭＣを介して電流Ｉ
が接地線ＧＬに向かって流れ、その結果接地ノードＮ４
の電位が上昇される。
されたとき、電流Ｉが図１３に示すように電源電位Ｖｃ
ｃから接地電位に向かって流れる。すなわち、電流Ｉ
が、ビット線負荷トランジスタ１１１，アクセスゲート
トランジスタ１０４およびドライバトランジスタ１０２
を介して接地線ＧＬに流れる。この電流経路Ｉにおい
て、直接コンタクト抵抗Ｒ２および配線抵抗ｒが存在す
るので、メモリセルＭＣの接地ノードＮ４の電位が上昇
されることになる。すなわち、ワード線ＷＬが活性化さ
れている期間において、メモリセルＭＣを介して電流Ｉ
が接地線ＧＬに向かって流れ、その結果接地ノードＮ４
の電位が上昇される。
【００１０】この電流Ｉは、「カラム電流」と呼ばれ
る。カラム電流Ｉは、ＴＦＴ１０５，１０６を介して流
れる電流よりも１０００倍ないし１００万倍も大きいた
め、ＳＲＡＭでは特に接地ノードＮ３，Ｎ４の電位の上
昇が大きな問題となる。
る。カラム電流Ｉは、ＴＦＴ１０５，１０６を介して流
れる電流よりも１０００倍ないし１００万倍も大きいた
め、ＳＲＡＭでは特に接地ノードＮ３，Ｎ４の電位の上
昇が大きな問題となる。
【００１１】図14は、図１３に示したメモリセルを備え
たメモリセルアレイの回路ブロック図である。図１４を
参照して、メモリセルアレイは、行および列に配設され
たメモリセルＭ４１′ないしＭ７８′を含む。ワード線
ＷＬ１ないしＷＬ４は、第１ないし第４の行のメモリセ
ルにそれぞれ接続される。第１および第２の行のメモリ
セルＭ４１′ないしＭ４８′およびＭ５１′ないしＭ５
８′は、それぞれの直接コンタクト抵抗Ｒを介して接地
線ＧＬ１に接続される。同様に、第３および第４の行の
メモリセルＭ６１′ないしＭ６８′およびＭ７１′ない
しＭ７８′は、接地線ＧＬ２に接続される。各接地線Ｇ
Ｌ１およびＧＬ２は、配線抵抗ｒを含んでいる。接地線
ＧＬ１およびＧＬ２は、共通の接地線ＧＮＤＬａおよび
ＧＮＤＬｂに接続される。
たメモリセルアレイの回路ブロック図である。図１４を
参照して、メモリセルアレイは、行および列に配設され
たメモリセルＭ４１′ないしＭ７８′を含む。ワード線
ＷＬ１ないしＷＬ４は、第１ないし第４の行のメモリセ
ルにそれぞれ接続される。第１および第２の行のメモリ
セルＭ４１′ないしＭ４８′およびＭ５１′ないしＭ５
８′は、それぞれの直接コンタクト抵抗Ｒを介して接地
線ＧＬ１に接続される。同様に、第３および第４の行の
メモリセルＭ６１′ないしＭ６８′およびＭ７１′ない
しＭ７８′は、接地線ＧＬ２に接続される。各接地線Ｇ
Ｌ１およびＧＬ２は、配線抵抗ｒを含んでいる。接地線
ＧＬ１およびＧＬ２は、共通の接地線ＧＮＤＬａおよび
ＧＮＤＬｂに接続される。
【００１２】図１４において横方向に設けられたワード
線ＷＬ１ないしＷＬ４および接地線ＧＬ１，ＧＬ２は、
半導体基板上でポリシリコン層またはポリサイド層によ
り形成される。一方、図１４において縦方向に設けられ
た接地線ＧＮＤＬａ，ＧＮＤＬｂは、アルミ配線により
形成される。一般に、アルミは、ポリシリコンおよびポ
リサイドと比較して低い抵抗を有している。したがっ
て、接地線における抵抗を減少させるため図１４におい
てアルミにより形成された縦方向の接地線ＧＮＤＬａ，
ＧＮＤＬｂが用いられる。なお、ビット線は図１４にお
いて示されていないが、縦方向のアルミ配線により形成
される。
線ＷＬ１ないしＷＬ４および接地線ＧＬ１，ＧＬ２は、
半導体基板上でポリシリコン層またはポリサイド層によ
り形成される。一方、図１４において縦方向に設けられ
た接地線ＧＮＤＬａ，ＧＮＤＬｂは、アルミ配線により
形成される。一般に、アルミは、ポリシリコンおよびポ
リサイドと比較して低い抵抗を有している。したがっ
て、接地線における抵抗を減少させるため図１４におい
てアルミにより形成された縦方向の接地線ＧＮＤＬａ，
ＧＮＤＬｂが用いられる。なお、ビット線は図１４にお
いて示されていないが、縦方向のアルミ配線により形成
される。
【００１３】図１５は、図１４に示したメモリセルＭ６
２′およびＭ６３′の半導体基板上のレイアウト図であ
る。このレイアウト図では、メモリセルＭ６２′を構成
するトランジスタのうち図１３に示したトランジスタ１
０１，１０２，１０３および１０４が示されている。Ｔ
ＦＴにより形成されるＰＭＯＳトランジスタ１０５，１
０６は、図１５に示したレイアウト図上には現われな
い。
２′およびＭ６３′の半導体基板上のレイアウト図であ
る。このレイアウト図では、メモリセルＭ６２′を構成
するトランジスタのうち図１３に示したトランジスタ１
０１，１０２，１０３および１０４が示されている。Ｔ
ＦＴにより形成されるＰＭＯＳトランジスタ１０５，１
０６は、図１５に示したレイアウト図上には現われな
い。
【００１４】図１５を参照して、たとえばメモリセルＭ
６２′は、トランジスタ１０１および１０２をそれぞれ
構成する第１ポリシリコン層２１４，２１５と、トラン
ジスタ１０３および１０４を構成する第１ポリシリコン
層２１２′とを含む。破線により囲まれた領域ＡＲは、
半導体基板内に形成される活性化領域を示す。トランジ
スタ１０１のソースは、直接コンタクトＤＣ２を介して
第３ポリシリコン層２３０により形成された接地線（Ｇ
Ｌ２）に接続される。同様に、トランジスタ１０２のソ
ースは、直接コンタクトＤＣ１を介して第３ポリシリコ
ン層２３０に接続される。他のメモリセルＭ５２′，Ｍ
５３′およびＭ６３′も、メモリセルＭ６２′と類似の
レイアウトを有している。
６２′は、トランジスタ１０１および１０２をそれぞれ
構成する第１ポリシリコン層２１４，２１５と、トラン
ジスタ１０３および１０４を構成する第１ポリシリコン
層２１２′とを含む。破線により囲まれた領域ＡＲは、
半導体基板内に形成される活性化領域を示す。トランジ
スタ１０１のソースは、直接コンタクトＤＣ２を介して
第３ポリシリコン層２３０により形成された接地線（Ｇ
Ｌ２）に接続される。同様に、トランジスタ１０２のソ
ースは、直接コンタクトＤＣ１を介して第３ポリシリコ
ン層２３０に接続される。他のメモリセルＭ５２′，Ｍ
５３′およびＭ６３′も、メモリセルＭ６２′と類似の
レイアウトを有している。
【００１５】図１６は、図１５に示した直接コンタクト
ＤＣ２近くの断面構造図である。図１６を参照して、Ｎ
型半導体基板２５０上にＰ型ウェル２５１が形成され
る。Ｐ型ウェル２５１上に絶縁層２４１，２４２が形成
され、絶縁層２４１，２４２上に第１ポリシリコン層２
１５，２１６がそれぞれ形成される。第１ポリシリコン
層２１５，２１６は、絶縁物２４０により絶縁される。
絶縁物２４０により絶縁された第３ポリシリコン層（す
なわち接地線ＧＬ２）２３０は、Ｐ型ウェル２５１内に
形成された活性化領域ＡＲ１に直接に接続される。第３
ポリシリコン層２３０および活性化領域ＡＲ１の接触部
において抵抗が存在し、この抵抗のことを「直接コンタ
クト抵抗」とよぶ。図１３に示した直接コンタクト抵抗
Ｒ１，Ｒ２および図１４に示した直接コンタクト抵抗Ｒ
は、上記のようにして引起こされる。
ＤＣ２近くの断面構造図である。図１６を参照して、Ｎ
型半導体基板２５０上にＰ型ウェル２５１が形成され
る。Ｐ型ウェル２５１上に絶縁層２４１，２４２が形成
され、絶縁層２４１，２４２上に第１ポリシリコン層２
１５，２１６がそれぞれ形成される。第１ポリシリコン
層２１５，２１６は、絶縁物２４０により絶縁される。
絶縁物２４０により絶縁された第３ポリシリコン層（す
なわち接地線ＧＬ２）２３０は、Ｐ型ウェル２５１内に
形成された活性化領域ＡＲ１に直接に接続される。第３
ポリシリコン層２３０および活性化領域ＡＲ１の接触部
において抵抗が存在し、この抵抗のことを「直接コンタ
クト抵抗」とよぶ。図１３に示した直接コンタクト抵抗
Ｒ１，Ｒ２および図１４に示した直接コンタクト抵抗Ｒ
は、上記のようにして引起こされる。
【００１６】
【発明が解決しようとする課題】図１７は、図１４に示
したメモリセルアレイにおいて接地線ＧＮＤＬａを介し
て流れる電流を説明するための回路図である。図１７を
参照して、ワード線ＷＬ１が活性化されたとき、メモリ
セルＭ４１′なしＭ４５′からカラム電流Ｉ１ないしＩ
５が接地線ＧＬ１に流れる。各電流Ｉ１ないしＩ５は、
対応する直接コンタクト抵抗Ｒおよび配線抵抗ｒを介し
て接地線ＧＮＤＬａおよびＧＮＤＬｂ（＝０ボルト）に
向かって流れる。図１７からわかるように接地線ＧＬ１
の端部に近づくほど、言換えると接地線ＧＮＤＬａに近
づくほど、接地線ＧＬ１を介して流れる電流が増加され
る。接地線ＧＬ１は配線抵抗ｒを含んでいるので、接地
線ＧＬ１上のそれぞれの位置における電位が電流Ｉ１な
いしＩ５の存在により変化される。
したメモリセルアレイにおいて接地線ＧＮＤＬａを介し
て流れる電流を説明するための回路図である。図１７を
参照して、ワード線ＷＬ１が活性化されたとき、メモリ
セルＭ４１′なしＭ４５′からカラム電流Ｉ１ないしＩ
５が接地線ＧＬ１に流れる。各電流Ｉ１ないしＩ５は、
対応する直接コンタクト抵抗Ｒおよび配線抵抗ｒを介し
て接地線ＧＮＤＬａおよびＧＮＤＬｂ（＝０ボルト）に
向かって流れる。図１７からわかるように接地線ＧＬ１
の端部に近づくほど、言換えると接地線ＧＮＤＬａに近
づくほど、接地線ＧＬ１を介して流れる電流が増加され
る。接地線ＧＬ１は配線抵抗ｒを含んでいるので、接地
線ＧＬ１上のそれぞれの位置における電位が電流Ｉ１な
いしＩ５の存在により変化される。
【００１７】すなわち、図１８において曲線Ｃ２により
示されるように、接地線ＧＬ１上の位置によって電位Ｖ
ＧＬ１が変化される。特に、接地線ＧＬ１を流れる電流
が増加されればされるほど、接地線ＧＬ１の各部の電位
が上昇される。
示されるように、接地線ＧＬ１上の位置によって電位Ｖ
ＧＬ１が変化される。特に、接地線ＧＬ１を流れる電流
が増加されればされるほど、接地線ＧＬ１の各部の電位
が上昇される。
【００１８】接地線ＧＬ１の電位の上昇は、メモリセル
にストアされたデータの破壊を引起こす。特に、図１８
の曲線Ｃ２からわかるように、接地線ＧＬ１の中央部で
電位の上昇が最大となるので、メモリセルＭ４１′ない
しＭ４８′のうち特に中央のメモリセルＭ４４′，Ｍ４
５′にストアされたデータが破壊されやすい。
にストアされたデータの破壊を引起こす。特に、図１８
の曲線Ｃ２からわかるように、接地線ＧＬ１の中央部で
電位の上昇が最大となるので、メモリセルＭ４１′ない
しＭ４８′のうち特に中央のメモリセルＭ４４′，Ｍ４
５′にストアされたデータが破壊されやすい。
【００１９】これに加えて、次のような問題も指摘され
る。再び図１７を参照して、たとえば、メモリセルＭ４
２′からのカラム電流は、場合により右側から電流Ｉ２
として流れたり、または左側から電流Ｉ２′として流れ
たりする。メモリセルＭ４２′からカラム電流Ｉ２が流
れる場合では、メモリセルＭ４１′およびＭ４２′の共
通接続ノードＮ１４の電位ＶＮ１４は、次式により表わ
される。
る。再び図１７を参照して、たとえば、メモリセルＭ４
２′からのカラム電流は、場合により右側から電流Ｉ２
として流れたり、または左側から電流Ｉ２′として流れ
たりする。メモリセルＭ４２′からカラム電流Ｉ２が流
れる場合では、メモリセルＭ４１′およびＭ４２′の共
通接続ノードＮ１４の電位ＶＮ１４は、次式により表わ
される。
【００２０】 ＶＮ１４＝（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）・２ｒ＋Ｉ１・Ｒ …（１） 一方、メモリセルＭ４２′からカラム電流Ｉ２′が流れ
る場合では、ノードＮ１４での電位ＶＮ１４′は、次式
により表わされる。
る場合では、ノードＮ１４での電位ＶＮ１４′は、次式
により表わされる。
【００２１】 ＶＮ１４′＝（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）・２ｒ＋（Ｉ１＋Ｉ２′）・Ｒ …（２） たとえば、各カラム電流Ｉ１ないしＩ４が２００μＡで
あり、直接コンタクト抵抗Ｒが５００Ωであり、かつ配
線抵抗ｒが２０Ωであると仮定すると、それぞれの場合
における電位ＶＮ１４およびＶＮ１４′は、次式により
それぞれ表わされる。
あり、直接コンタクト抵抗Ｒが５００Ωであり、かつ配
線抵抗ｒが２０Ωであると仮定すると、それぞれの場合
における電位ＶＮ１４およびＶＮ１４′は、次式により
それぞれ表わされる。
【００２２】 ＶＮ１４＝１．６×１０-2＋１．０×１０-1＝０．１１６Ｖ …（３） ＶＮ１４′＝１．６×１０-2＋２．０×１０-1＝０．２１６Ｖ …（４） 上記の式（１）ないし（４）からわかるように、ワード
線ＷＬ１が活性化されたとき、メモリセルＭ４２′にお
けるデータ記憶状態により接地ノードＮ１４での電位が
変化し、このことも前述のデータ破壊を引起こす原因と
なる。上記の電位ＶＮ４およびＶＮ４′の変化は、図１
９の曲線Ｃ３およびＣ４によって表わされている。図１
９においては、縦軸は電位を示し、横軸はノードＮ１３
およびＮ１４の位置を示す。
線ＷＬ１が活性化されたとき、メモリセルＭ４２′にお
けるデータ記憶状態により接地ノードＮ１４での電位が
変化し、このことも前述のデータ破壊を引起こす原因と
なる。上記の電位ＶＮ４およびＶＮ４′の変化は、図１
９の曲線Ｃ３およびＣ４によって表わされている。図１
９においては、縦軸は電位を示し、横軸はノードＮ１３
およびＮ１４の位置を示す。
【００２３】この発明は、上記のような課題を解決する
ためになされたもので、半導体メモリ装置においてスト
アされたデータの破壊を防ぐことを目的とする。
ためになされたもので、半導体メモリ装置においてスト
アされたデータの破壊を防ぐことを目的とする。
【００２４】
【課題を解決するための手段】請求項１の発明に係る半
導体メモリ装置は、行および列に配設された複数のメモ
リセルを備えたメモリセルアレイと、メモリセルアレイ
内の第１の行に設けられたメモリセルに接続された第１
の接地線と、メモリセルアレイ内の第２の行に設けられ
たメモリセルに接続された第２の接地線と、第１の行内
のメモリセルの奇数番目のものと第２の行内のメモリセ
ルの偶数番目のものとに接続された第１のワード線と、
第１の行内のメモリセルの偶数番目のものと第２の行内
のメモリセルの奇数番目のものとに接続された第２のワ
ード線とを含む。
導体メモリ装置は、行および列に配設された複数のメモ
リセルを備えたメモリセルアレイと、メモリセルアレイ
内の第１の行に設けられたメモリセルに接続された第１
の接地線と、メモリセルアレイ内の第２の行に設けられ
たメモリセルに接続された第２の接地線と、第１の行内
のメモリセルの奇数番目のものと第２の行内のメモリセ
ルの偶数番目のものとに接続された第１のワード線と、
第１の行内のメモリセルの偶数番目のものと第２の行内
のメモリセルの奇数番目のものとに接続された第２のワ
ード線とを含む。
【００２５】請求項２の発明に係る半導体メモリ装置
は、半導体基板上で行および列に配設された複数のメモ
リセルを備えたメモリセルアレイと、各々が基板上に形
成されかつ絶縁された第１および第２の接地線とを含
む。各メモリセルは、基板内に形成された電界効果トラ
ンジスタを備えている。第１の接地線は、第１の行のメ
モリセル内に電界効果トランジスタに接続される。第２
の接地線は、第２の行のメモリセル内の電界効果トラン
ジスタに接続される。この半導体メモリ装置は、さら
に、第１および第２の行のメモリセルに列毎に交互に接
続された第１のワード線と、第１および第２のメモリセ
ルに列毎に交互に接続された第２のワード線とを含む。
第１および第２のワード線は、相補的接続態様で第１お
よび第２の行のメモリセルに接続される。
は、半導体基板上で行および列に配設された複数のメモ
リセルを備えたメモリセルアレイと、各々が基板上に形
成されかつ絶縁された第１および第２の接地線とを含
む。各メモリセルは、基板内に形成された電界効果トラ
ンジスタを備えている。第１の接地線は、第１の行のメ
モリセル内に電界効果トランジスタに接続される。第２
の接地線は、第２の行のメモリセル内の電界効果トラン
ジスタに接続される。この半導体メモリ装置は、さら
に、第１および第２の行のメモリセルに列毎に交互に接
続された第１のワード線と、第１および第２のメモリセ
ルに列毎に交互に接続された第２のワード線とを含む。
第１および第２のワード線は、相補的接続態様で第１お
よび第２の行のメモリセルに接続される。
【００２６】請求項３の発明に係る半導体メモリ装置
は、行および列に配設された複数のメモリセルを備えた
メモリセルアレイと、メモリセルアレイ内の第１の行に
設けられたメモリセルに接続された第１のワード線と、
メモリセルアレイ内の第２の行に設けられたメモリセル
に接続された第２のワード線と、第１および第２の行の
メモリセルに列毎に交互に接続された第１の接地線と、
第１および第２の行のメモリセルに列毎に交互に接続さ
れた第２の接地線とを含む。第１および第２の接地線
は、相補的接続態様で第１および第２の行のメモリセル
に接続される。
は、行および列に配設された複数のメモリセルを備えた
メモリセルアレイと、メモリセルアレイ内の第１の行に
設けられたメモリセルに接続された第１のワード線と、
メモリセルアレイ内の第２の行に設けられたメモリセル
に接続された第２のワード線と、第１および第２の行の
メモリセルに列毎に交互に接続された第１の接地線と、
第１および第２の行のメモリセルに列毎に交互に接続さ
れた第２の接地線とを含む。第１および第２の接地線
は、相補的接続態様で第１および第２の行のメモリセル
に接続される。
【００２７】請求項４の発明に係る半導体メモリ装置
は、行および列に配設された複数のメモリセルを備えた
メモリセルアレイと、各々がメモリセルアレイ内の対応
する行内のメモリセルに接続された複数の接地線と、各
々がメモリセルアレイ内の対応する対角線方向のメモリ
セルに接続された複数の斜めワード線とを含む。
は、行および列に配設された複数のメモリセルを備えた
メモリセルアレイと、各々がメモリセルアレイ内の対応
する行内のメモリセルに接続された複数の接地線と、各
々がメモリセルアレイ内の対応する対角線方向のメモリ
セルに接続された複数の斜めワード線とを含む。
【００２８】請求項５の発明に係る半導体メモリ装置
は、接地線と、接地線に接続された複数のメモリセル
と、複数のメモリセルに交互に接続された第１および第
２のワード線とを含む。
は、接地線と、接地線に接続された複数のメモリセル
と、複数のメモリセルに交互に接続された第１および第
２のワード線とを含む。
【００２９】
【作用】請求項１，２および３における半導体メモリ装
置では、１本のワード線が活性化されたとき、メモリセ
ルからの電流が第１および第２の接地線に流れる。１本
の接地線に流れる電流が従来の回路よりも減少されるの
で、接地線の電位の上昇が減少される。その結果、接地
線の電位の上昇により引起こされていたデータ破壊が防
がれ得る。
置では、１本のワード線が活性化されたとき、メモリセ
ルからの電流が第１および第２の接地線に流れる。１本
の接地線に流れる電流が従来の回路よりも減少されるの
で、接地線の電位の上昇が減少される。その結果、接地
線の電位の上昇により引起こされていたデータ破壊が防
がれ得る。
【００３０】請求項４の発明における半導体メモリ装置
では、１本の斜めワード線が活性化されたとき、メモリ
セルからの電流が複数の接地線にそれぞれ流れる。した
がって、接地線の電位の上昇が防がれ得る。
では、１本の斜めワード線が活性化されたとき、メモリ
セルからの電流が複数の接地線にそれぞれ流れる。した
がって、接地線の電位の上昇が防がれ得る。
【００３１】請求項５の発明における半導体メモリ装置
では、第１および第２のワード線が複数のメモリセルに
交互に接続されているので、１本のワード線の活性化に
よりアクセスされるメモリセルの数が従来の回路と比較
して半分に減少される。したがって、メモリセルから接
地線に流れる電流も半分に減少されるので、接地線の電
位の上昇が防がれ得る。
では、第１および第２のワード線が複数のメモリセルに
交互に接続されているので、１本のワード線の活性化に
よりアクセスされるメモリセルの数が従来の回路と比較
して半分に減少される。したがって、メモリセルから接
地線に流れる電流も半分に減少されるので、接地線の電
位の上昇が防がれ得る。
【００３２】
【実施例】実施例１ 図１は、この発明の一実施例を示すメモリセルアレイの
回路ブロック図である。図１を参照して、このメモリセ
ルアレイは、行および列に配設されたメモリセルＭ４１
ないしＭ７８を含む。１つの行のメモリセルＭ４１ない
しＭ４８およびもう１つの行のメモリセルＭ５１ないし
Ｍ５８は、直接コンタクト抵抗Ｒを介してグランド線Ｇ
Ｌ１に接続される。同様に、メモリセルＭ６１ないしＭ
６８およびＭ７１ないしＭ７８は、グランド線ＧＬ２に
接続される。接地線ＧＬ１およびＧＬ２はポリシリコン
層またはポリサイド層により半導体基板上に形成され、
これらはアルミにより形成された共通の接地線ＧＮＤＬ
ａおよびＧＮＤＬｂに接続される。
回路ブロック図である。図１を参照して、このメモリセ
ルアレイは、行および列に配設されたメモリセルＭ４１
ないしＭ７８を含む。１つの行のメモリセルＭ４１ない
しＭ４８およびもう１つの行のメモリセルＭ５１ないし
Ｍ５８は、直接コンタクト抵抗Ｒを介してグランド線Ｇ
Ｌ１に接続される。同様に、メモリセルＭ６１ないしＭ
６８およびＭ７１ないしＭ７８は、グランド線ＧＬ２に
接続される。接地線ＧＬ１およびＧＬ２はポリシリコン
層またはポリサイド層により半導体基板上に形成され、
これらはアルミにより形成された共通の接地線ＧＮＤＬ
ａおよびＧＮＤＬｂに接続される。
【００３３】図１４に示したメモリセルアレイと比較し
て異なるのは、ワード線ＷＬ０ないＷＬ５のメモリセル
への接続態様である。すなわち、図１に示されるよう
に、ワード線ＷＬ０ないしＷＬ５が２本毎に対をなして
おり、対をなしたワード線がツイストされている。たと
えば、ワード線ＷＬ２は、メモリセルＭ５１，Ｍ６２，
Ｍ５３，…に接続される。これとは相補的に、ワード線
ＷＬ３は、メモリセルＭ６１，Ｎ５２，Ｍ６３，…に接
続される。言換えると、ワード線ＷＬ２は、第２および
第３の行のメモリセルＭ５１ないしＭ５８およびＭ６１
ないしＭ６８に列毎に交互に接続され、ワード線ＷＬ３
は、ワード線ＷＬ２とは相補的接続態様でこれらのメモ
リセルＭ５１ないしＭ６８に接続される。ワード線ＷＬ
０ないしＷＬ５もまた、ポリシリコン層またはポリサイ
ド層により形成される。
て異なるのは、ワード線ＷＬ０ないＷＬ５のメモリセル
への接続態様である。すなわち、図１に示されるよう
に、ワード線ＷＬ０ないしＷＬ５が２本毎に対をなして
おり、対をなしたワード線がツイストされている。たと
えば、ワード線ＷＬ２は、メモリセルＭ５１，Ｍ６２，
Ｍ５３，…に接続される。これとは相補的に、ワード線
ＷＬ３は、メモリセルＭ６１，Ｎ５２，Ｍ６３，…に接
続される。言換えると、ワード線ＷＬ２は、第２および
第３の行のメモリセルＭ５１ないしＭ５８およびＭ６１
ないしＭ６８に列毎に交互に接続され、ワード線ＷＬ３
は、ワード線ＷＬ２とは相補的接続態様でこれらのメモ
リセルＭ５１ないしＭ６８に接続される。ワード線ＷＬ
０ないしＷＬ５もまた、ポリシリコン層またはポリサイ
ド層により形成される。
【００３４】図２は、図１に示したメモリセルアレイに
おいて接地線ＧＬ１およびＧＬ２を介して流れる電流を
説明するための回路図である。図２では、図１に示した
メモリセルアレイの中の第２および第３の行のメモリセ
ルＭ５１ないしＭ５５およびＭ６１ないしＭ６５が示さ
れている。たとえば、ワード線ＷＬ２が活性化されたと
き、メモリセルＭ５１，Ｍ６２，Ｍ５３，Ｍ６４，Ｍ５
５，…がアクセスされることになる。したがって、アク
セスされるメモリセルから、カラム電流Ｉ１ないしＩ５
が接地線ＧＬ１およびＧＬ２に流れる。電流Ｉ１ないし
Ｉ５のうち、電流Ｉ１およびＩ３は接地線ＧＬ１を介し
て接地線ＧＮＤＬａに流れる。一方、電流Ｉ２およびＩ
４は、接地線ＧＬ２を介して接地線ＧＮＤＬａに流れ
る。他方、電流Ｉ５は接地線ＧＬ１を介して接地線ＧＮ
ＤＬｂ（図示せず）に流れる。
おいて接地線ＧＬ１およびＧＬ２を介して流れる電流を
説明するための回路図である。図２では、図１に示した
メモリセルアレイの中の第２および第３の行のメモリセ
ルＭ５１ないしＭ５５およびＭ６１ないしＭ６５が示さ
れている。たとえば、ワード線ＷＬ２が活性化されたと
き、メモリセルＭ５１，Ｍ６２，Ｍ５３，Ｍ６４，Ｍ５
５，…がアクセスされることになる。したがって、アク
セスされるメモリセルから、カラム電流Ｉ１ないしＩ５
が接地線ＧＬ１およびＧＬ２に流れる。電流Ｉ１ないし
Ｉ５のうち、電流Ｉ１およびＩ３は接地線ＧＬ１を介し
て接地線ＧＮＤＬａに流れる。一方、電流Ｉ２およびＩ
４は、接地線ＧＬ２を介して接地線ＧＮＤＬａに流れ
る。他方、電流Ｉ５は接地線ＧＬ１を介して接地線ＧＮ
ＤＬｂ（図示せず）に流れる。
【００３５】図２から理解されるように、１本のワード
線ＷＬ２が活性化されたとき、選択されたメモリセルか
ら流出す電流は２つの接地線ＧＬ１およびＧＬ２に流れ
る。したがって、各接地線ＧＬ１およびＧＬ２を介して
流れる電流の総和が図１７に示した１本の接地線ＧＬ１
を介して流れる電流の総和よりも減少されるので、接地
線ＧＬ１およびＧＬ２の電位の上昇は図１７に示した接
地線ＧＬ１の電位の上昇の半分になる。
線ＷＬ２が活性化されたとき、選択されたメモリセルか
ら流出す電流は２つの接地線ＧＬ１およびＧＬ２に流れ
る。したがって、各接地線ＧＬ１およびＧＬ２を介して
流れる電流の総和が図１７に示した１本の接地線ＧＬ１
を介して流れる電流の総和よりも減少されるので、接地
線ＧＬ１およびＧＬ２の電位の上昇は図１７に示した接
地線ＧＬ１の電位の上昇の半分になる。
【００３６】再び図１８を参照して、曲線Ｃ１は図２に
示した１本の接地線ＧＬ１上の電位の変化を示してい
る。図１７に示した接地線ＧＬ１上の電位の変化を示す
曲線Ｃ２と比較してわかるように、図２に示した接地線
ＧＬ１の電位の上昇が図１７に示した接地線ＧＬ１の電
位の上昇の半分に減少されている。
示した１本の接地線ＧＬ１上の電位の変化を示してい
る。図１７に示した接地線ＧＬ１上の電位の変化を示す
曲線Ｃ２と比較してわかるように、図２に示した接地線
ＧＬ１の電位の上昇が図１７に示した接地線ＧＬ１の電
位の上昇の半分に減少されている。
【００３７】図１に示したメモリセルアレイにおいて、
読出動作においてワード線ＷＬ２が活性化されたとき、
接地線ＧＬ１の電位の上昇は図１４に示したメモリセル
アレイよりも減少されるので、接地線の電位の上昇によ
り引起こされていたデータ破壊が防がれ得る。
読出動作においてワード線ＷＬ２が活性化されたとき、
接地線ＧＬ１の電位の上昇は図１４に示したメモリセル
アレイよりも減少されるので、接地線の電位の上昇によ
り引起こされていたデータ破壊が防がれ得る。
【００３８】これに加えて、メモリセルＭ６２の接地ノ
ードＮ４の電位は、電流がメモリセルＭ６２の右側から
流れる場合（電流Ｉ２）と、メモリセルＭ６２の左側か
ら流れる場合（電流Ｉ２′）で次のように変化する。メ
モリセルＭ６２から図２に示した電流Ｉ２が流れる場合
では、接地ノードＮ４の電位ＶＮ４は次式により表わさ
れる。
ードＮ４の電位は、電流がメモリセルＭ６２の右側から
流れる場合（電流Ｉ２）と、メモリセルＭ６２の左側か
ら流れる場合（電流Ｉ２′）で次のように変化する。メ
モリセルＭ６２から図２に示した電流Ｉ２が流れる場合
では、接地ノードＮ４の電位ＶＮ４は次式により表わさ
れる。
【００３９】 ＶＮ４＝（Ｉ２＋Ｉ４）・３ｒ＋Ｉ２・Ｒ …（５） 一方、メモリセルＭ６２から図２に示した電流Ｉ２′が
流れる場合では、接地ノードＮ４の電位ＶＮ４′は次式
により表わされる。
流れる場合では、接地ノードＮ４の電位ＶＮ４′は次式
により表わされる。
【００４０】 ＶＮ４′＝Ｉ２′・２ｒ＋Ｉ４・３ｒ …（６） 図１７に示した例と同様に、各カラム電流Ｉ１ないしＩ
４が２００μＡであり、直接コンタクト抵抗Ｒが５００
Ωであり、配線抵抗ｒが２０Ωであると仮定すると、式
（５）および（６）から、ＶＮ４＝０．１２４ボルトお
よびＶＮ４′＝０．０２ボルトが得られる。式（３）お
よび（４）に示された値とこれらの値を比較してわかる
ように、メモリセルＭ６２の接地ノードＮ４の電位の上
昇が減少され得ることがわかる。接地ノードＮ４におけ
る電位の変化は、図３において示されている。
４が２００μＡであり、直接コンタクト抵抗Ｒが５００
Ωであり、配線抵抗ｒが２０Ωであると仮定すると、式
（５）および（６）から、ＶＮ４＝０．１２４ボルトお
よびＶＮ４′＝０．０２ボルトが得られる。式（３）お
よび（４）に示された値とこれらの値を比較してわかる
ように、メモリセルＭ６２の接地ノードＮ４の電位の上
昇が減少され得ることがわかる。接地ノードＮ４におけ
る電位の変化は、図３において示されている。
【００４１】図４は、図１に示したメモリセルＭ６３お
よびＭ６４の半導体基板上のレイアウト図である。ワー
ド線ＷＬ２およびＷＬ３を列毎に交互にメモリセルに接
続するため、ワード線ＷＬ２およびＷＬ３は半導体基板
上で図４に示されるように形成される。
よびＭ６４の半導体基板上のレイアウト図である。ワー
ド線ＷＬ２およびＷＬ３を列毎に交互にメモリセルに接
続するため、ワード線ＷＬ２およびＷＬ３は半導体基板
上で図４に示されるように形成される。
【００４２】図４を参照して、ワード線ＷＬ２は、第１
ポリサイド層２１１，第２ポリシリコン層（または第２
ポリサイド層）２２２および第１ポリサイド層２１３に
よって半導体基板上に形成される。第１ポリサイド層２
１１は、、コンタクトホールＣＨ１を介して第２ポリシ
リコン層２２２に接続される。第２ポリシリコン層２２
２は、コンタクトホールＣＨ２を介して第１ポリサイド
層２１３に接続される。一方、ワード線ＷＬ３は、第２
ポリシリコン層２２１，第１ポリサイド層２１２および
第２ポリシリコン層２２３によって半導体基板上に形成
される。第２ポリシリコン層２２１は、コンタクトホー
ルＣＨ３を介して第１ポリサイド層２１２に接続され
る。第１ポリサイド層２１２は、コンタクトホールＣＨ
４を介して第２ポリサイド層２２３に接続される。
ポリサイド層２１１，第２ポリシリコン層（または第２
ポリサイド層）２２２および第１ポリサイド層２１３に
よって半導体基板上に形成される。第１ポリサイド層２
１１は、、コンタクトホールＣＨ１を介して第２ポリシ
リコン層２２２に接続される。第２ポリシリコン層２２
２は、コンタクトホールＣＨ２を介して第１ポリサイド
層２１３に接続される。一方、ワード線ＷＬ３は、第２
ポリシリコン層２２１，第１ポリサイド層２１２および
第２ポリシリコン層２２３によって半導体基板上に形成
される。第２ポリシリコン層２２１は、コンタクトホー
ルＣＨ３を介して第１ポリサイド層２１２に接続され
る。第１ポリサイド層２１２は、コンタクトホールＣＨ
４を介して第２ポリサイド層２２３に接続される。
【００４３】図４に示したレイアウト図では、１つのメ
モリセル（たとえばＭ６３）を構成する４つのトランジ
スタ１０１，１０２，１０３および１０４が現われる。
ＴＦＴにより形成されるＰＭＯＳトランジスタ１０５お
よび１０６は図４には示されていない。ドライバトラン
ジスタ１０１は、第１ポリサイド層２１５により形成さ
れる。ドライバトランジスタ１０２は、第１ポリサイド
層２１４により形成される。アクセスゲートトランジス
タ１０３および１０４は、第１ポリサイド層２１２によ
り形成される。領域ＡＲは半導体基板内に形成された活
性化領域を示す。
モリセル（たとえばＭ６３）を構成する４つのトランジ
スタ１０１，１０２，１０３および１０４が現われる。
ＴＦＴにより形成されるＰＭＯＳトランジスタ１０５お
よび１０６は図４には示されていない。ドライバトラン
ジスタ１０１は、第１ポリサイド層２１５により形成さ
れる。ドライバトランジスタ１０２は、第１ポリサイド
層２１４により形成される。アクセスゲートトランジス
タ１０３および１０４は、第１ポリサイド層２１２によ
り形成される。領域ＡＲは半導体基板内に形成された活
性化領域を示す。
【００４４】接地線ＧＬ２は、第３ポリシリコン層（ま
たは第３ポリサイド層）２３０により形成される。第３
ポリシリコン層２３０は、直接コンタクトＤＣ１，ＤＣ
２およびＤＣ３を介して活性化領域に接続される。各直
接コンタクトＤＣ１ないしＤＣ３は、前述の直接コンタ
クト抵抗Ｒを有する。
たは第３ポリサイド層）２３０により形成される。第３
ポリシリコン層２３０は、直接コンタクトＤＣ１，ＤＣ
２およびＤＣ３を介して活性化領域に接続される。各直
接コンタクトＤＣ１ないしＤＣ３は、前述の直接コンタ
クト抵抗Ｒを有する。
【００４５】実施例２ 図５は、この発明のもう１つの実施例を示すメモリセル
アレイの回路ブロック図である。図１に示したメモリセ
ルアレイでは、２つの行のメモリセルに１列毎に交互に
接続されるワード線が設けられていたが、図５に示した
メモリセルアレイでは、２つの行のメモリセルに２列毎
に交互に接続されるワード線ＷＬ１０ないしＷＬ１５が
設けられる。図５に示した実施例においても、１本のワ
ード線が活性化されたとき、メモリセルから接地線に流
れる電流の総和が図１４に示した回路の半分に減少され
るので、接地線の電位の上昇が防がれ得る。したがっ
て、この実施例においてもメモリセルにストアされたデ
ータの破壊が防がれる。
アレイの回路ブロック図である。図１に示したメモリセ
ルアレイでは、２つの行のメモリセルに１列毎に交互に
接続されるワード線が設けられていたが、図５に示した
メモリセルアレイでは、２つの行のメモリセルに２列毎
に交互に接続されるワード線ＷＬ１０ないしＷＬ１５が
設けられる。図５に示した実施例においても、１本のワ
ード線が活性化されたとき、メモリセルから接地線に流
れる電流の総和が図１４に示した回路の半分に減少され
るので、接地線の電位の上昇が防がれ得る。したがっ
て、この実施例においてもメモリセルにストアされたデ
ータの破壊が防がれる。
【００４６】実施例３ 図６は、この発明のさらにもう１つの実施例を示すメモ
リセルアレイの回路ブロック図である。図６を参照し
て、図１４に示した回路と比較すると、接地線ＧＬ１が
２本の接地線ＧＬ１ａ，ＧＬ１ｂに分けられている。各
接地線ＧＬ１ａおよびＧＬ１ｂは、１列毎に交互に２つ
の行のメモリセルＭ６１ないしＭ６８およびＭ７１ない
しＭ７８に接続される。各メモリセルは、１つの直接コ
ンタクト抵抗Ｒを介して対応する１本の接地線ＧＬ１ａ
およびＧＬ１ｂに接続される。接地線ＧＬ１ａおよびＧ
Ｌ１ｂも配線抵抗ｒを有している。
リセルアレイの回路ブロック図である。図６を参照し
て、図１４に示した回路と比較すると、接地線ＧＬ１が
２本の接地線ＧＬ１ａ，ＧＬ１ｂに分けられている。各
接地線ＧＬ１ａおよびＧＬ１ｂは、１列毎に交互に２つ
の行のメモリセルＭ６１ないしＭ６８およびＭ７１ない
しＭ７８に接続される。各メモリセルは、１つの直接コ
ンタクト抵抗Ｒを介して対応する１本の接地線ＧＬ１ａ
およびＧＬ１ｂに接続される。接地線ＧＬ１ａおよびＧ
Ｌ１ｂも配線抵抗ｒを有している。
【００４７】これに加えて、図６に示した実施例では、
各メモリセルに２本のワード線ＷＬ１ａおよびＷＬ１ｂ
またはＷＬ２ａおよびＷＬ２ｂが接続されている。２本
のワード線を選択的に活性化させるために行アドレス信
号を１ビット追加させる必要があるが、各メモリセルの
半導体基板上のレイアウトにおいて対称性が得られる
（この点については後述する図８のレイアウトを参
照）。
各メモリセルに２本のワード線ＷＬ１ａおよびＷＬ１ｂ
またはＷＬ２ａおよびＷＬ２ｂが接続されている。２本
のワード線を選択的に活性化させるために行アドレス信
号を１ビット追加させる必要があるが、各メモリセルの
半導体基板上のレイアウトにおいて対称性が得られる
（この点については後述する図８のレイアウトを参
照）。
【００４８】たとえば、１本のワード線ＷＬ１ｂが活性
化されたとき、メモリセルＭ６１ないしＭ６８から直接
コンタクト抵抗Ｒを介して接地線ＧＬ１ａおよびＧＬ１
ｂに電流が流れる。この実施例においても、１本の接地
線ＧＬ１ａおよびＧＬ１ｂに流れるカラム電流の総和が
図１４に示した回路と比較して半分に減少されるので、
各接地線ＧＬ１ａおよびＧＬ１ｂにおける電位の上昇が
半分に減少される。したがって、メモリセルにおいてス
トアされたデータの破壊が防がれ得る。
化されたとき、メモリセルＭ６１ないしＭ６８から直接
コンタクト抵抗Ｒを介して接地線ＧＬ１ａおよびＧＬ１
ｂに電流が流れる。この実施例においても、１本の接地
線ＧＬ１ａおよびＧＬ１ｂに流れるカラム電流の総和が
図１４に示した回路と比較して半分に減少されるので、
各接地線ＧＬ１ａおよびＧＬ１ｂにおける電位の上昇が
半分に減少される。したがって、メモリセルにおいてス
トアされたデータの破壊が防がれ得る。
【００４９】図７は、図６に示した１つのメモリセルＭ
６１の回路図である。図７を参照して、トランジスタ１
０３および１０４のゲートが、ワード線ＷＬ１ａおよび
ＷＬ１ｂにそれぞれ接続される。ドライバトランジスタ
１０１および１０２のソースは、直接コンタクト抵抗Ｒ
を介して接地線ＧＬ１ａに接続される。
６１の回路図である。図７を参照して、トランジスタ１
０３および１０４のゲートが、ワード線ＷＬ１ａおよび
ＷＬ１ｂにそれぞれ接続される。ドライバトランジスタ
１０１および１０２のソースは、直接コンタクト抵抗Ｒ
を介して接地線ＧＬ１ａに接続される。
【００５０】図８は、図６に示したメモリセルＭ６２，
Ｍ６３，Ｍ７２およびＭ７３の半導体基板上のレイアウ
ト図である。図８を参照して、たとえばメモリセルＭ６
２は、第１ポリサイド層２１８により形成されたドライ
バトランジスタ１０１と、第１ポリサイド層２１９によ
り形成されたドライバトランジスタ１０２とを含む。
Ｍ６３，Ｍ７２およびＭ７３の半導体基板上のレイアウ
ト図である。図８を参照して、たとえばメモリセルＭ６
２は、第１ポリサイド層２１８により形成されたドライ
バトランジスタ１０１と、第１ポリサイド層２１９によ
り形成されたドライバトランジスタ１０２とを含む。
【００５１】接地線ＧＬ１ｂを構成する第２ポリシリコ
ン層（または第２ポリサイド層）２６１は、直接コンタ
クトＤＣ４を介して活性化領域、すなわちトランジスタ
１０１および１０２のソースに接続される。第２ポリシ
リコン層２６１は、コンタクトホールＣＨ５を介して第
３ポリシリコン層（または第３ポリサイド層）２３２に
接続される。第３ポリシリコン層２３２は、コンタクト
ホールＣＨ６を介して第２ポリシリコン層（または第２
ポリサイド層）２２５に接続される。第３ポリシリコン
層２２５は、直接コンタクトＤＣ５を介してメモリセル
Ｍ７３内の２つのドライバトランジスタのソースに接続
される。一方、接地線ＧＬ１ａも、接地線ＧＬ１ｂと同
様に半導体基板上に形成される。
ン層（または第２ポリサイド層）２６１は、直接コンタ
クトＤＣ４を介して活性化領域、すなわちトランジスタ
１０１および１０２のソースに接続される。第２ポリシ
リコン層２６１は、コンタクトホールＣＨ５を介して第
３ポリシリコン層（または第３ポリサイド層）２３２に
接続される。第３ポリシリコン層２３２は、コンタクト
ホールＣＨ６を介して第２ポリシリコン層（または第２
ポリサイド層）２２５に接続される。第３ポリシリコン
層２２５は、直接コンタクトＤＣ５を介してメモリセル
Ｍ７３内の２つのドライバトランジスタのソースに接続
される。一方、接地線ＧＬ１ａも、接地線ＧＬ１ｂと同
様に半導体基板上に形成される。
【００５２】実施例４ 図９は、この発明のさらにもう１つの実施例を示すメモ
リセルアレイの回路ブロック図である。図９を参照し
て、このメモリセルアレイは、行および列に配設された
メモリセルＭ８１ないしＭ１１４を含む。各接地線ＧＬ
１ないしＧＬ４は、対応する行内のメモリセルに接続さ
れる。上記において説明したすべての実施例ではワード
線が横方向に配設されていたが、図９に示した実施例で
はワード線が半導体基板上で斜め方向に形成される。す
なわち、１本の斜めワード線は、メモリセルアレイ内の
対角線方向のメモリセルに接続される。
リセルアレイの回路ブロック図である。図９を参照し
て、このメモリセルアレイは、行および列に配設された
メモリセルＭ８１ないしＭ１１４を含む。各接地線ＧＬ
１ないしＧＬ４は、対応する行内のメモリセルに接続さ
れる。上記において説明したすべての実施例ではワード
線が横方向に配設されていたが、図９に示した実施例で
はワード線が半導体基板上で斜め方向に形成される。す
なわち、１本の斜めワード線は、メモリセルアレイ内の
対角線方向のメモリセルに接続される。
【００５３】たとえば、斜めワード線ＷＬ２０は、ロー
カルワード線ＷＬ２１ないしＷＬ２４を第２ポリシリコ
ン配線（または第２ポリサイド配線）２２６ないし２２
８を用いて接続することにより構成される。各ローカル
ワード線ＷＬ２１ないしＷＬ２４は、対応するメモリセ
ルＭ８１，Ｍ９２，Ｍ１０３およびＭ１１４に接続され
る。図９に示したメモリセルアレイにおける他の斜めワ
ード線も、斜めワード線ＷＬ２０と同様の態様で半導体
基板上で斜め方向に形成される。
カルワード線ＷＬ２１ないしＷＬ２４を第２ポリシリコ
ン配線（または第２ポリサイド配線）２２６ないし２２
８を用いて接続することにより構成される。各ローカル
ワード線ＷＬ２１ないしＷＬ２４は、対応するメモリセ
ルＭ８１，Ｍ９２，Ｍ１０３およびＭ１１４に接続され
る。図９に示したメモリセルアレイにおける他の斜めワ
ード線も、斜めワード線ＷＬ２０と同様の態様で半導体
基板上で斜め方向に形成される。
【００５４】斜めワード線ＷＬ２０が活性化されたと
き、各メモリセルＭ８１，Ｍ９２，Ｍ１０３およびＭ１
１４から対応する接地線ＧＬ１，ＧＬ２，ＧＬ３および
ＧＬ４に電流が流れる。この実施例においても、１本の
ワード線（斜めワード線）が活性化されたとき１本の接
地線に流れる電流が減少されるんので、接地線における
電位の上昇が防がれ、その結果メモリセルにストアされ
ていたデータの破壊が防がれ得る。
き、各メモリセルＭ８１，Ｍ９２，Ｍ１０３およびＭ１
１４から対応する接地線ＧＬ１，ＧＬ２，ＧＬ３および
ＧＬ４に電流が流れる。この実施例においても、１本の
ワード線（斜めワード線）が活性化されたとき１本の接
地線に流れる電流が減少されるんので、接地線における
電位の上昇が防がれ、その結果メモリセルにストアされ
ていたデータの破壊が防がれ得る。
【００５５】図１０は、図９に示した斜めワード線ＷＬ
２０の半導体基板上のレイアウト図である。図１０を参
照して、斜めワード線ＷＬ２０を構成する各ローカルワ
ード線ＷＬ２１，ＷＬ２２およびＷＬ２３は、第１ポリ
サイド層により半導体基板上に形成される。ローカルワ
ード線ＷＬ２１は、第２ポリシリコン層（または第２ポ
リサイド層）２２６を介してローカルワード線ＷＬ２２
に接続される。ローカルワード線ＷＬ２２は、第２ポリ
シリコン層２２７を介してローカルワード線ＷＬ２３へ
接続される。
２０の半導体基板上のレイアウト図である。図１０を参
照して、斜めワード線ＷＬ２０を構成する各ローカルワ
ード線ＷＬ２１，ＷＬ２２およびＷＬ２３は、第１ポリ
サイド層により半導体基板上に形成される。ローカルワ
ード線ＷＬ２１は、第２ポリシリコン層（または第２ポ
リサイド層）２２６を介してローカルワード線ＷＬ２２
に接続される。ローカルワード線ＷＬ２２は、第２ポリ
シリコン層２２７を介してローカルワード線ＷＬ２３へ
接続される。
【００５６】実施例５ 図１１は、この発明のさらにもう１つの実施例を示すメ
モリセルアレイの回路ブロック図である。図１１を参照
して、第１行目に配設されたメモリセルＭ４１ないしＭ
４８は、接地線ＧＬ１０に直接コンタクト（図示せず）
を介して接続される。同様に、第２行目に配設されたメ
モリセルＭ５１ないしＭ５８も、接地線ＧＬ２０に接続
される。ワード線ＷＬ３１は、メモリセルＭ４１ないし
Ｍ４８の奇数番目のものに接続され、一方、ワード線Ｗ
Ｌ３２は、偶数番目のものに接続される。同様に、ワー
ド線ＷＬ３３は、メモリセルＭ５１ないしＭ５８のうち
奇数番目のものに接続され、一方、ワード線ＷＬ３４は
偶数番目のものに接続される。
モリセルアレイの回路ブロック図である。図１１を参照
して、第１行目に配設されたメモリセルＭ４１ないしＭ
４８は、接地線ＧＬ１０に直接コンタクト（図示せず）
を介して接続される。同様に、第２行目に配設されたメ
モリセルＭ５１ないしＭ５８も、接地線ＧＬ２０に接続
される。ワード線ＷＬ３１は、メモリセルＭ４１ないし
Ｍ４８の奇数番目のものに接続され、一方、ワード線Ｗ
Ｌ３２は、偶数番目のものに接続される。同様に、ワー
ド線ＷＬ３３は、メモリセルＭ５１ないしＭ５８のうち
奇数番目のものに接続され、一方、ワード線ＷＬ３４は
偶数番目のものに接続される。
【００５７】この実施例においても、１本のワード線が
活性化されたとき、１本の接地線にメモリセルから流れ
る電流が減少されるので、接地線の電位の上昇が防が
れ、データの破壊が防がれ得る。なお、この実施例で
は、１本の行のメモリセルにアクセスするのに２本のワ
ード線が用いられるので、行アドレス信号が１ビットだ
け追加されることになる。
活性化されたとき、１本の接地線にメモリセルから流れ
る電流が減少されるので、接地線の電位の上昇が防が
れ、データの破壊が防がれ得る。なお、この実施例で
は、１本の行のメモリセルにアクセスするのに２本のワ
ード線が用いられるので、行アドレス信号が１ビットだ
け追加されることになる。
【００５８】このように、図１，図５および図６に示し
た実施例では、１本のワード線が活性されたとき、メモ
リセルからの電流が２本の接地線に流れる。したがっ
て、１本の接地線に流れる電流が図１４に示した回路よ
りも半分に減少されるので、接地線の電位の上昇は半分
に減少される。その結果、接地線の電位の上昇により引
起こされていたデータ破壊が防がれ得る。これに加え
て、図９に示した実施例では、１本の斜めワード線が活
性化されたとき、メモリセルからの電流が複数の接地線
にそれぞれ流れる。したがって、接地線の電位の上昇が
防がれ、データの破壊が防がれ得る。さらには、図１１
に示した実施例でも、１本のワード線が活性化されたと
き、メモリセルから接地線に流れる電流が半分に減少さ
れ、その結果データの破壊が防がれ得る。
た実施例では、１本のワード線が活性されたとき、メモ
リセルからの電流が２本の接地線に流れる。したがっ
て、１本の接地線に流れる電流が図１４に示した回路よ
りも半分に減少されるので、接地線の電位の上昇は半分
に減少される。その結果、接地線の電位の上昇により引
起こされていたデータ破壊が防がれ得る。これに加え
て、図９に示した実施例では、１本の斜めワード線が活
性化されたとき、メモリセルからの電流が複数の接地線
にそれぞれ流れる。したがって、接地線の電位の上昇が
防がれ、データの破壊が防がれ得る。さらには、図１１
に示した実施例でも、１本のワード線が活性化されたと
き、メモリセルから接地線に流れる電流が半分に減少さ
れ、その結果データの破壊が防がれ得る。
【００５９】上記の記載では、この発明がＳＲＡＭに適
用される例について説明がなされたが、この発明は一般
に接地線に接続されたメモリセルを備えた半導体メモリ
に適用可能であることが指摘される。
用される例について説明がなされたが、この発明は一般
に接地線に接続されたメモリセルを備えた半導体メモリ
に適用可能であることが指摘される。
【００６０】
【発明の効果】以上のように、この発明によれば、ワー
ド線が活性化されたとき、１本の接地線にメモリセルか
ら流れる電流が減少されるので、その結果、ワード線の
活性化によりストアされたデータが破壊されることのな
い半導体メモリ装置が得られた。
ド線が活性化されたとき、１本の接地線にメモリセルか
ら流れる電流が減少されるので、その結果、ワード線の
活性化によりストアされたデータが破壊されることのな
い半導体メモリ装置が得られた。
【図１】この発明の一実施例を示すメモリセルアレイの
回路ブロック図である。
回路ブロック図である。
【図２】図１に示したメモリセルアレイにおいて接地線
を介して流れる電流を説明するための回路図である。
を介して流れる電流を説明するための回路図である。
【図３】図２に示した接地ノードＮ４の電位の変化を示
すグラフである。
すグラフである。
【図４】図１に示したメモリセルの半導体基板上のレイ
アウト図である。
アウト図である。
【図５】この発明のもう１つの実施例を示すメモリセル
アレイの回路ブロック図である。
アレイの回路ブロック図である。
【図６】この発明のさらにもう１つの実施例を示すメモ
リセルアレイの回路ブロック図である。
リセルアレイの回路ブロック図である。
【図７】図６に示した１つのメモリセルの回路図であ
る。
る。
【図８】図６に示したメモリセルの半導体基板上のレイ
アウト図である。
アウト図である。
【図９】この発明のさらにもう１つの実施例を示すメモ
リセルアレイの回路ブロック図である。
リセルアレイの回路ブロック図である。
【図１０】図９に示した斜めワード線の半導体基板上の
レイアウト図である。
レイアウト図である。
【図１１】この発明のさらにもう１つの実施例を示すメ
モリセルアレイの回路ブロック図である。
モリセルアレイの回路ブロック図である。
【図１２】従来のＳＲＡＭのブロック図である。
【図１３】ＴＦＴを用いたメモリセルの回路図である。
【図１４】図１３に示したメモリセルを備えたメモリセ
ルアレイの回路ブロック図である。
ルアレイの回路ブロック図である。
【図１５】図１４に示したメモリセルの半導体基板上の
レイアウト図である。
レイアウト図である。
【図１６】図１５に示した直接コンタクトＤＣ２近くの
断面構造図である。
断面構造図である。
【図１７】図１４に示したメモリセルアレイにおいて接
地線を介して流れる電流を説明するための回路図であ
る。
地線を介して流れる電流を説明するための回路図であ
る。
【図１８】図１７に示した接地線上の電位の変化を示す
グラフである。
グラフである。
【図１９】図１７に示した接地ノードＮ１４の電位の変
化を示すグラフである。
化を示すグラフである。
Ｍ４１−Ｍ７８ メモリセル ＧＬ１，ＧＬ２ 接地線 ＧＮＤＬａ，ＧＮＤＬｂ 共通接地線 ＷＬ０−ＷＬ５ ワード線 Ｒ 直接コンタクト抵抗 ｒ 配線抵抗 ＤＣ１−ＤＣ３ 直接コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 6741−5Ｌ Ｇ１１Ｃ 11/40 ３０１ 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (5)
- 【請求項１】 行および列に配設された複数のメモリセ
ルを備えたメモリセルアレイと、 前記メモリセルアレイ内の第１の行に設けられたメモリ
セルに接続された第１の接地線と、 前記メモリセルアレイ内の第２の行に設けられたメモリ
セルに接続された第２の接地線と、 前記第１の行内のメモリセルの奇数番目のものと前記第
２の行内のメモリセルの偶数番目のものとに接続された
第１のワード線と、 前記第１の行内のメモリセルの偶数番目のものと前記第
２の行内のメモリセルの奇数番目のものとに接続された
第２のワード線とを含む、半導体メモリ装置。 - 【請求項２】 半導体基板と、 前記基板上で行および列に配設された複数のメモリセル
を備えたメモリセルアレイとを含み、 各前記メモリセルは、前記基板内に形成された電界効果
トランジスタを備えており、 各々が前記基板上に形成されかつ絶縁された第１および
第２の接地線を含み、 前記第１の接地線は、前記メモリセルアレイ内の第１の
行のメモリセル内の前記電界効果トランジスタに接続さ
れ、 前記第２の接地線は、前記メモリセルアレイ内の第２の
行のメモリセル内の前記電界効果トランジスタに接続さ
れ、 前記第１および第２の行のメモリセルに列毎に交互に接
続された第１のワード線と、 前記第１および第２の行のメモリセルに列毎に交互に接
続された第２のワード線とを含み、 前記第１および第２のワード線は、相補的接続態様で第
１および第２の行のメモリセルに接続される、半導体メ
モリ装置。 - 【請求項３】 行および列に配設された複数のメモリセ
ルを備えたメモリセルアレイと、 前記メモリセルアレイ内の第１の行に設けられたメモリ
セルに接続された第１のワード線と、 前記メモリセルアレイ内の第２の行に設けられたメモリ
セルに接続された第２のワード線と、 前記第１および第２の行のメモリセルに列毎に交互に接
続された第１の接地線と、 前記第１および第２の行のメモリセルに列毎に交互に接
続された第２の接地線とを含み、 前記第１および第２の接地線は、相補的接続態様で、前
記第１および第２の行のメモリセルに接続される、半導
体メモリ装置。 - 【請求項４】 行および列に配設された複数のメモリセ
ルを備えたメモリセルアレイと、 各々が前記メモリセルアレイ内の対応する行内のメモリ
セルに接続された複数の接地線と、 各々が前記メモリセルアレイ内の対応する対角線方向の
メモリセルに接続された複数の斜めワード線とを含む、
半導体メモリ装置。 - 【請求項５】 接地線と、 前記接地線に接続された複数のメモリセルと、 前記複数のメモリセルに交互に接続された第１および第
２のワード線とを含む、半導体メモリ装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04257840A JP3086757B2 (ja) | 1992-09-28 | 1992-09-28 | スタティックランダムアクセスメモリ |
| KR1019930019668A KR940007880A (ko) | 1992-09-28 | 1993-09-24 | 접지선에 접속된 메모리 셀을 포함한 개량된 반도체 메모리장치 |
| US08/126,765 US5379247A (en) | 1992-09-28 | 1993-09-27 | Semiconductor memory device including memory cells connected to a ground line |
| EP97113040A EP0817270B1 (en) | 1992-09-28 | 1993-09-28 | Improved semiconductor memory device including memory cells connected to a ground line |
| DE69332526T DE69332526T2 (de) | 1992-09-28 | 1993-09-28 | Verbesserte Halbleiterspeicheranordnung mit Speicherzellen, die mit einer Massenleitung verbunden sind |
| EP93115657A EP0591819A1 (en) | 1992-09-28 | 1993-09-28 | Improved semiconductor memory device including memory cells connected to a ground line |
| US08/353,387 US5463576A (en) | 1992-09-28 | 1994-12-02 | Semiconductor memory device including memory cells connected to a ground line |
| US08/775,742 USRE36531E (en) | 1992-09-28 | 1996-12-31 | Semiconductor memory device including memory cells connected to a ground line |
| KR1019970063600A KR100229861B1 (ko) | 1992-09-28 | 1997-11-27 | 접지선에 접속된 메모리셀을 포함한 개량된 반도체 메모리 장치 |
| JP2000168699A JP3571618B2 (ja) | 1992-09-28 | 2000-06-06 | スタティックランダムアクセスメモリ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04257840A JP3086757B2 (ja) | 1992-09-28 | 1992-09-28 | スタティックランダムアクセスメモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2000168699A Division JP3571618B2 (ja) | 1992-09-28 | 2000-06-06 | スタティックランダムアクセスメモリ |
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| Publication Number | Publication Date |
|---|---|
| JPH06112439A true JPH06112439A (ja) | 1994-04-22 |
| JP3086757B2 JP3086757B2 (ja) | 2000-09-11 |
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ID=17311877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04257840A Expired - Fee Related JP3086757B2 (ja) | 1992-09-28 | 1992-09-28 | スタティックランダムアクセスメモリ |
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|---|---|
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| JP (1) | JP3086757B2 (ja) |
| KR (1) | KR940007880A (ja) |
| DE (1) | DE69332526T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184579A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | Ｓｒａｍ素子及びその製造方法 |
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|---|---|---|---|---|
| JP3086757B2 (ja) * | 1992-09-28 | 2000-09-11 | 三菱電機株式会社 | スタティックランダムアクセスメモリ |
| JPH08167291A (ja) * | 1994-12-07 | 1996-06-25 | Sony Corp | 半導体メモリ装置 |
| US6043562A (en) * | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| US5883826A (en) * | 1996-09-30 | 1999-03-16 | Wendell; Dennis Lee | Memory block select using multiple word lines to address a single memory cell row |
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| JP2000340766A (ja) * | 1999-05-31 | 2000-12-08 | Fujitsu Ltd | 半導体記憶装置 |
| US6549443B1 (en) * | 2001-05-16 | 2003-04-15 | Rockwell Collins, Inc. | Single event upset resistant semiconductor circuit element |
| KR20030079289A (ko) * | 2002-04-03 | 2003-10-10 | 최동식 | 숙취해소용 탄산음료 제조방법 및 그 조성물. |
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