JPH0323937B2 - - Google Patents
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- JPH0323937B2 JPH0323937B2 JP55098210A JP9821080A JPH0323937B2 JP H0323937 B2 JPH0323937 B2 JP H0323937B2 JP 55098210 A JP55098210 A JP 55098210A JP 9821080 A JP9821080 A JP 9821080A JP H0323937 B2 JPH0323937 B2 JP H0323937B2
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- JP
- Japan
- Prior art keywords
- floating point
- point data
- signal
- exponent
- circuit
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60J—WINDOWS, WINDSCREENS, NON-FIXED ROOFS, DOORS, OR SIMILAR DEVICES FOR VEHICLES; REMOVABLE EXTERNAL PROTECTIVE COVERINGS SPECIALLY ADAPTED FOR VEHICLES
- B60J10/00—Sealing arrangements
- B60J10/90—Sealing arrangements specially adapted for non-fixed roofs, e.g. foldable roofs or removable hard-tops
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
Description
【発明の詳細な説明】
本発明は、桁合わせ処理回路、特に２つの浮動
小数点データの仮部数についての桁合わせを行な
う桁合わせ処理回路において、上記浮動小数点デ
ータが第１の表現態様で表現されている場合と第
２の表現態様で表現されている場合とのいずれに
おいても、その表現法指示信号を与えるだけで、
所望の桁合わせを行ない得るようにした桁合わせ
処理回路に関するものである。
小数点データの仮部数についての桁合わせを行な
う桁合わせ処理回路において、上記浮動小数点デ
ータが第１の表現態様で表現されている場合と第
２の表現態様で表現されている場合とのいずれに
おいても、その表現法指示信号を与えるだけで、
所望の桁合わせを行ない得るようにした桁合わせ
処理回路に関するものである。
浮動小数点データは、例えば第１図図示の如
く、指数部EXPと仮数部Ｍとで表現され、更に
仮数部Ｍの符号ビツトSMと指数部EXPの符号ビ
ツトSEとが与えられている。このような２つの
浮動小数点データについて例えば加減算する場合
に、夫々のデータの指数部の内容EXP1とEXP2
とにもとづいて、仮部数の内容M1とM2との桁合
わせを行なうことが必要となる。
く、指数部EXPと仮数部Ｍとで表現され、更に
仮数部Ｍの符号ビツトSMと指数部EXPの符号ビ
ツトSEとが与えられている。このような２つの
浮動小数点データについて例えば加減算する場合
に、夫々のデータの指数部の内容EXP1とEXP2
とにもとづいて、仮部数の内容M1とM2との桁合
わせを行なうことが必要となる。
このような桁合わせを必要とするものである
が、浮動小数点データ自体の表現態様に２種類が
あり、従来、第１の表現態様の浮動小数点データ
を取扱う桁合わせ処理回路と、第２の表現態様の
浮動小数点データを取扱う桁合わせ処理回路とを
別々に必要としていた。
が、浮動小数点データ自体の表現態様に２種類が
あり、従来、第１の表現態様の浮動小数点データ
を取扱う桁合わせ処理回路と、第２の表現態様の
浮動小数点データを取扱う桁合わせ処理回路とを
別々に必要としていた。
指数部の内容EXP1（＃１表現法）の場合に指
数値は、実際の値に「64」を加えた論理的な値で
表現されており、 EXP＝16（２ ６・SE＋7 〓i=2 ２ ７−ｉ ・ｂ ｉ−64） で表現され、指数部の内容EXP2（＃２表現法）
の場合に指数値は、２の捕数化されたもので表現
されており EXP＝16（−２ ６・SE＋7 〓i=2 ２ ７−ｉ・ｂ ｉ） で表現される。両者表現法において指数部のSE
ビツトの取扱いに差異がある。なおｉはビツト位
置「１」ないし「７」のいずれかの値をとる。
数値は、実際の値に「64」を加えた論理的な値で
表現されており、 EXP＝16（２ ６・SE＋7 〓i=2 ２ ７−ｉ ・ｂ ｉ−64） で表現され、指数部の内容EXP2（＃２表現法）
の場合に指数値は、２の捕数化されたもので表現
されており EXP＝16（−２ ６・SE＋7 〓i=2 ２ ７−ｉ・ｂ ｉ） で表現される。両者表現法において指数部のSE
ビツトの取扱いに差異がある。なおｉはビツト位
置「１」ないし「７」のいずれかの値をとる。
即ち、第２図Ａ，Ｂは浮動小数点データの表現
態様を説明する説明図であり、第２図Ａは仮数部
について、また第２図Ｂは指数部について夫々説
明している。第２図Ａを参照すると判る如く、第
１の表現態様（＃１表現法）の場合、仮数部の内
容が、（）「０、０……０」の場合仮数部の値は
零を示し、（）「０、10……０」の場合正の絶対
値の最小値を示し、（）「０、１……１」の場合
正の絶対値の最大値を示し、（）「１、０……
０」の場合には仮数部の値として存在せず、（）
「１、10……０」の場合負の絶対値の最小値を示
し、（）「１、１……１」の場合負の絶対値の最
大値を示している。これに対し、第２の表現態様
（＃２表現法）の場合には第２図Ａから判る如く
第１の表現態様のそれぞれにくらべて異なつてい
る。
態様を説明する説明図であり、第２図Ａは仮数部
について、また第２図Ｂは指数部について夫々説
明している。第２図Ａを参照すると判る如く、第
１の表現態様（＃１表現法）の場合、仮数部の内
容が、（）「０、０……０」の場合仮数部の値は
零を示し、（）「０、10……０」の場合正の絶対
値の最小値を示し、（）「０、１……１」の場合
正の絶対値の最大値を示し、（）「１、０……
０」の場合には仮数部の値として存在せず、（）
「１、10……０」の場合負の絶対値の最小値を示
し、（）「１、１……１」の場合負の絶対値の最
大値を示している。これに対し、第２の表現態様
（＃２表現法）の場合には第２図Ａから判る如く
第１の表現態様のそれぞれにくらべて異なつてい
る。
更に第２図Ｂを参照すると判る如く、第１の表
現態様（＃１表現法）の場合、指数部の内容が、
（）「0000000」の場合16-64を意味し、（）
「0111111」の場合16-1を意味し、（）「1000000」
の場合160を意味し、（）「1111111」の場合
16+63を意味している。これに対し、第２の表現
態様（＃２表現法）の場合には第２図Ｂから判る
如く第１の表現態様のそれにくらべて異なつてい
る。このために、従来、いずれの表現態様の浮動
小数点データかに応じて夫々桁合わせ処理回路が
別々に用意されざるを得なかつた。
現態様（＃１表現法）の場合、指数部の内容が、
（）「0000000」の場合16-64を意味し、（）
「0111111」の場合16-1を意味し、（）「1000000」
の場合160を意味し、（）「1111111」の場合
16+63を意味している。これに対し、第２の表現
態様（＃２表現法）の場合には第２図Ｂから判る
如く第１の表現態様のそれにくらべて異なつてい
る。このために、従来、いずれの表現態様の浮動
小数点データかに応じて夫々桁合わせ処理回路が
別々に用意されざるを得なかつた。
本発明は上記の点を解決すべく単一の桁合わせ
処理回路によつて桁合わせ処理を行ない得るよう
にすることを目的としている。そしてそのため、
本発明の桁合わせ処理回路は、 浮動小数点データの表現態様として 仮数部の符号をSM 仮数部の数値の総和をΣM 指数部の最上位ビツトをSE 最上位ビツトを除く指数部の数値総和をΣEと
夫々定義したとき、 指数値が EXP＝16（２ ６・SE＋7 〓i=2 ２ ７−ｉ ・ｂ ｉ−64） でかつ仮数値が 仮数値＝（−１）SM・（63 〓i=8 27-i・bi） で表現される第１の表現態様と、 指数値が EXP＝16（−２ ６・SE＋7 〓i=2 ２ ７−ｉ ・ｂ ｉ） でかつ仮数値が 仮数値＝（−SM＋63 〓i=8 27-i・bi） で表現される第２の表現態様とのいずれか一方の
表現態様の２つの浮動小数点データ（OP1）と
（OP2）とが入力され、当該２つのデータ指数部
の内容にもとづいて指数差を求め、該指数差にも
とづいて一方のデータの仮数部の内容をシフト
し、上記２つの浮動小数点データの桁合わせを行
なう桁合わせ処理回路において、 第１の浮動小数点データ（OP1）の指数部の内
容（EXP1）から第２の浮動小数点データ
（OP2）の指数部の内容（EXP2）の差を演算す
る第１の加算回路部と、 第２の浮動小数点データ（OP2）の指数点の内
容（EXP2）から第１の浮動小数点データ
（OP1）の指数部の内容（EXP1）の差を演算す
る第２の加算回路部と、 上記第１の加算回路部と上記第２の加算回路部
とに夫々供給されて上記表現態様を示し、当該両
者の加算回路部に対して当該表現態様に対応した
処理を実行せしめる表現法指示信号と、 上記第２の加算回路部からの出力に対応して第
１の浮動小数点データ（OP1）の仮数部の内容
（M1）に体するシフト信号を発する第２の信号変
換回路部と、 上記第１の加算回路部からの出力に対応して第
２の浮動小数点データ（OP2）の仮数部の内容
（M2）に対するシフト信号を発する第１の信号変
換回路部と、 上記第１の信号変換回路部からのシフト信号に
対応して上記第２の浮動小数点データ（OP2）の
仮数部の内容（M2）をシフトする第２のアライ
ン回路と、 上記第２の信号変換回路部からのシフト信号に
対応して上記第１の浮動小数点データ（OP1）の
仮数部の内容（M1）をシフトする第１のアライ
ン回路と、 上記第１のアライン回路と上記第２のアライン
回路とに夫々供給されて、当該夫々のアライン回
路における動作態様を指示するデータ・コントロ
ール信号と、 上記表現法指示信号が現に入力されたデータに
対応して外部指示信号として供給され、かつ上記
加算回路部が上記表現法指示信号によつて上記差
を求める処理モードが選択されるよう構成され表
現態様を異にする浮動小数点データについて処理
可能にしたことを特徴としている。以下図面を参
照しつつ説明する。
処理回路によつて桁合わせ処理を行ない得るよう
にすることを目的としている。そしてそのため、
本発明の桁合わせ処理回路は、 浮動小数点データの表現態様として 仮数部の符号をSM 仮数部の数値の総和をΣM 指数部の最上位ビツトをSE 最上位ビツトを除く指数部の数値総和をΣEと
夫々定義したとき、 指数値が EXP＝16（２ ６・SE＋7 〓i=2 ２ ７−ｉ ・ｂ ｉ−64） でかつ仮数値が 仮数値＝（−１）SM・（63 〓i=8 27-i・bi） で表現される第１の表現態様と、 指数値が EXP＝16（−２ ６・SE＋7 〓i=2 ２ ７−ｉ ・ｂ ｉ） でかつ仮数値が 仮数値＝（−SM＋63 〓i=8 27-i・bi） で表現される第２の表現態様とのいずれか一方の
表現態様の２つの浮動小数点データ（OP1）と
（OP2）とが入力され、当該２つのデータ指数部
の内容にもとづいて指数差を求め、該指数差にも
とづいて一方のデータの仮数部の内容をシフト
し、上記２つの浮動小数点データの桁合わせを行
なう桁合わせ処理回路において、 第１の浮動小数点データ（OP1）の指数部の内
容（EXP1）から第２の浮動小数点データ
（OP2）の指数部の内容（EXP2）の差を演算す
る第１の加算回路部と、 第２の浮動小数点データ（OP2）の指数点の内
容（EXP2）から第１の浮動小数点データ
（OP1）の指数部の内容（EXP1）の差を演算す
る第２の加算回路部と、 上記第１の加算回路部と上記第２の加算回路部
とに夫々供給されて上記表現態様を示し、当該両
者の加算回路部に対して当該表現態様に対応した
処理を実行せしめる表現法指示信号と、 上記第２の加算回路部からの出力に対応して第
１の浮動小数点データ（OP1）の仮数部の内容
（M1）に体するシフト信号を発する第２の信号変
換回路部と、 上記第１の加算回路部からの出力に対応して第
２の浮動小数点データ（OP2）の仮数部の内容
（M2）に対するシフト信号を発する第１の信号変
換回路部と、 上記第１の信号変換回路部からのシフト信号に
対応して上記第２の浮動小数点データ（OP2）の
仮数部の内容（M2）をシフトする第２のアライ
ン回路と、 上記第２の信号変換回路部からのシフト信号に
対応して上記第１の浮動小数点データ（OP1）の
仮数部の内容（M1）をシフトする第１のアライ
ン回路と、 上記第１のアライン回路と上記第２のアライン
回路とに夫々供給されて、当該夫々のアライン回
路における動作態様を指示するデータ・コントロ
ール信号と、 上記表現法指示信号が現に入力されたデータに
対応して外部指示信号として供給され、かつ上記
加算回路部が上記表現法指示信号によつて上記差
を求める処理モードが選択されるよう構成され表
現態様を異にする浮動小数点データについて処理
可能にしたことを特徴としている。以下図面を参
照しつつ説明する。
第３図は本発明の一実施例構成、第４図は第３
図図示のDATACONTROL信号に対応するアラ
イン回路の処理を説明する説明図、第５図は第３
図図示のOP1シフト信号またはOP2シフト信号に
よるシフト態様を説明する説明図、第６図は第３
図図示の第１の加算回路部の一実施例構成、第７
図は第３図図示の信号変換回路部７の一実施例構
成、第８図Ａ，Ｂは夫々第３図図示の第２のアラ
イン回路２（ALiGN2）の実施例構成、第９図は
第６図ないし第８図に示されるゲート回路による
処理を説明する説明図を示す。
図図示のDATACONTROL信号に対応するアラ
イン回路の処理を説明する説明図、第５図は第３
図図示のOP1シフト信号またはOP2シフト信号に
よるシフト態様を説明する説明図、第６図は第３
図図示の第１の加算回路部の一実施例構成、第７
図は第３図図示の信号変換回路部７の一実施例構
成、第８図Ａ，Ｂは夫々第３図図示の第２のアラ
イン回路２（ALiGN2）の実施例構成、第９図は
第６図ないし第８図に示されるゲート回路による
処理を説明する説明図を示す。
本発明の一実施例を示す第３図において、図中
の符号OP1は第１の浮動小数点データ、OP2は第
２の浮動小数点データ、１は第１のアライン回路
であつて第１の浮動小数点データOP1の仮数部の
内容M1をシフトするもの、２は第２のアライン
回路であつて第２の浮動小数点データOP2の仮数
部の内容M2をシフトするもの、３，４は夫々出
力レジスタ、５は第１の加算回路部であつて第１
の浮動小数点データOP1の指数部の内容EXP1か
ら第２の浮動小数点データOP2の指数部の内容
EXP2の差を演算するもの、６は第２の加算回路
部であつて第２の浮動小数点データOP2の指数部
の内容EXP2から第１の浮動小数点データOP1の
指数部の内容EXP1の差を演算するもの、７，８
は夫々信号変換回路部、「表現指示」は表現法指
示信号、「OP1シフト」は係数部の内容M1に対す
るシフト指示信号、「OP2シフト」は仮数部の内
容M2に対するシフト指示信号、
DATACONTROLはアライン回路１，２に対す
る制御信号であつて第４図を参照して後述する如
く４ビツトの信号で与えられるものを夫々表わし
ている。
の符号OP1は第１の浮動小数点データ、OP2は第
２の浮動小数点データ、１は第１のアライン回路
であつて第１の浮動小数点データOP1の仮数部の
内容M1をシフトするもの、２は第２のアライン
回路であつて第２の浮動小数点データOP2の仮数
部の内容M2をシフトするもの、３，４は夫々出
力レジスタ、５は第１の加算回路部であつて第１
の浮動小数点データOP1の指数部の内容EXP1か
ら第２の浮動小数点データOP2の指数部の内容
EXP2の差を演算するもの、６は第２の加算回路
部であつて第２の浮動小数点データOP2の指数部
の内容EXP2から第１の浮動小数点データOP1の
指数部の内容EXP1の差を演算するもの、７，８
は夫々信号変換回路部、「表現指示」は表現法指
示信号、「OP1シフト」は係数部の内容M1に対す
るシフト指示信号、「OP2シフト」は仮数部の内
容M2に対するシフト指示信号、
DATACONTROLはアライン回路１，２に対す
る制御信号であつて第４図を参照して後述する如
く４ビツトの信号で与えられるものを夫々表わし
ている。
２つの浮動小数点データOP1とOP2とが与えら
れたとき、夫々の指数部の内容EXP1とEXP2と
が加算回路部５と６とに供給される。そして、加
算回路部５は EXP1−EXP2 を演算し、また加算回路部６は EXP2−EXP1 を演算する。このとき、表現法指示信号が与えら
れ、２つの浮動小数点データOP1とOP2とが夫々
第１の表現態様（＃１表現法）で与えられている
場合には、上記EXP1とEXP2とは第２図Ｂ図示
の＃１表現法に対応した値をとるものとして演算
される。また２つの浮動小数点データOP1とOP2
とが夫々第２の表現態様（＃２表現法）で与えら
れている場合には、上記EXP1とEXP2とは第２
図Ｂ図示の＃２表現法に対応した値をとるものと
して演算される。上述の如く＃１表現法の場合と
＃２表現法の場合とでSEビツトの取扱いに差異
があり、SEビツトを含む指数差演算においてい
ずれの指数値が大きいかを判定するために、両者
を論理比較するか符号付（２の捕数）数値として
比較するかの制御を行わせるようにしている。
れたとき、夫々の指数部の内容EXP1とEXP2と
が加算回路部５と６とに供給される。そして、加
算回路部５は EXP1−EXP2 を演算し、また加算回路部６は EXP2−EXP1 を演算する。このとき、表現法指示信号が与えら
れ、２つの浮動小数点データOP1とOP2とが夫々
第１の表現態様（＃１表現法）で与えられている
場合には、上記EXP1とEXP2とは第２図Ｂ図示
の＃１表現法に対応した値をとるものとして演算
される。また２つの浮動小数点データOP1とOP2
とが夫々第２の表現態様（＃２表現法）で与えら
れている場合には、上記EXP1とEXP2とは第２
図Ｂ図示の＃２表現法に対応した値をとるものと
して演算される。上述の如く＃１表現法の場合と
＃２表現法の場合とでSEビツトの取扱いに差異
があり、SEビツトを含む指数差演算においてい
ずれの指数値が大きいかを判定するために、両者
を論理比較するか符号付（２の捕数）数値として
比較するかの制御を行わせるようにしている。
第１および第２の加算回路５，６の出力は第２
図Ｂ図示の場合一般に７ビツトの値となるが、信
号変換回路７，８によつて４ビツトの信号に変換
され、図示OP2シフト信号とOP1シフト信号とを
夫々アライン回路１，２に供給する。
図Ｂ図示の場合一般に７ビツトの値となるが、信
号変換回路７，８によつて４ビツトの信号に変換
され、図示OP2シフト信号とOP1シフト信号とを
夫々アライン回路１，２に供給する。
各アライン回路１，２には、図示の如く、第４
図を参照して後述するDATACONTROL信号が
供給され、かつ夫々対応する浮動小数点データの
仮数部の内容とその符号ビツトとが供給される。
そして、所望のシフトが夫々対応する仮数部の内
容について行なわれた上で、出力レジスタ３，４
にセツトされる。
図を参照して後述するDATACONTROL信号が
供給され、かつ夫々対応する浮動小数点データの
仮数部の内容とその符号ビツトとが供給される。
そして、所望のシフトが夫々対応する仮数部の内
容について行なわれた上で、出力レジスタ３，４
にセツトされる。
第４図は、第３図図示のDATACONTROL信
号に対応するアライン回路の処理を説明する説明
図を示している。DATACONTROL信号は４ビ
ツトの信号で与えられ、 () ALiGNビツト () SiGNEDビツト () UNSiGNEDビツト () SHORTビツト をそなえている。ALiGNビツトが与えられた場
合には、上記OP1シフト信号またはOP2シフト信
号に対応したシフト量に応じたシフトを行なうこ
とが指示される。SiGNEDビツトとUNSiGNED
ビツトとが「０、０」の場合には、与えられた仮
数部の内容に対して特別の加工を行なわないこと
が指示される。同様に「０、１」の場合には、シ
フトされた仮数部の内容についてシフト量分だけ
左端に「０……０」が拡張される。同様に「１、
０」の場合には、シフトされた仮数部の内容につ
いてシフト量分だけ左端に符号ビツト（SM）の
内容が「０……０」または「１……１」として拡
張される。更にSHORTビツトが与えられた場
合、浮動小数点データO1およびOP2が一般に64
ビツトで与えられるものであるが、それらのデー
タが32ビツトで与えられているものであることを
指示し、各アライン回路１，２に入力された仮数
部の内容M1、M2の第32ビツト目ないし第63ビツ
ト目に「00……０」を附加することが指示され
る。なお、＃１表現法の場合の仮数部は符号と真
値（絶対値）表現の小数とであり、 仮数値＝（−１）SM・（63 〓i=8 27-i・bi） で表現され、＃２表現法の場合の仮数部は２の捕
数表現の小数であり、 仮数値＝（−SM＋63 〓i=8 27-i・bi） で表現される。したがつて、仮数部の右方向シフ
ト動作（桁合わせ）によつて＃１表現法（絶対
値）ではシフトした量だけ左端にゼロが拡張さ
れ、＃２表現法（２の捕数）ではシフトした量だ
けその符号ビツト（０又は１）が拡張される。
号に対応するアライン回路の処理を説明する説明
図を示している。DATACONTROL信号は４ビ
ツトの信号で与えられ、 () ALiGNビツト () SiGNEDビツト () UNSiGNEDビツト () SHORTビツト をそなえている。ALiGNビツトが与えられた場
合には、上記OP1シフト信号またはOP2シフト信
号に対応したシフト量に応じたシフトを行なうこ
とが指示される。SiGNEDビツトとUNSiGNED
ビツトとが「０、０」の場合には、与えられた仮
数部の内容に対して特別の加工を行なわないこと
が指示される。同様に「０、１」の場合には、シ
フトされた仮数部の内容についてシフト量分だけ
左端に「０……０」が拡張される。同様に「１、
０」の場合には、シフトされた仮数部の内容につ
いてシフト量分だけ左端に符号ビツト（SM）の
内容が「０……０」または「１……１」として拡
張される。更にSHORTビツトが与えられた場
合、浮動小数点データO1およびOP2が一般に64
ビツトで与えられるものであるが、それらのデー
タが32ビツトで与えられているものであることを
指示し、各アライン回路１，２に入力された仮数
部の内容M1、M2の第32ビツト目ないし第63ビツ
ト目に「00……０」を附加することが指示され
る。なお、＃１表現法の場合の仮数部は符号と真
値（絶対値）表現の小数とであり、 仮数値＝（−１）SM・（63 〓i=8 27-i・bi） で表現され、＃２表現法の場合の仮数部は２の捕
数表現の小数であり、 仮数値＝（−SM＋63 〓i=8 27-i・bi） で表現される。したがつて、仮数部の右方向シフ
ト動作（桁合わせ）によつて＃１表現法（絶対
値）ではシフトした量だけ左端にゼロが拡張さ
れ、＃２表現法（２の捕数）ではシフトした量だ
けその符号ビツト（０又は１）が拡張される。
第５図は、第３図図示のOP1シフト信号または
OP2シフト信号によるシフト態様を説明する説明
図である。そして、 Ａ EXP1＞EXP2であつて、その差が値「15」
を超えている場合、OP1シフト信号として値
「０」が与えられ、OP2シフト信号として値
「15」が与えられる。
OP2シフト信号によるシフト態様を説明する説明
図である。そして、 Ａ EXP1＞EXP2であつて、その差が値「15」
を超えている場合、OP1シフト信号として値
「０」が与えられ、OP2シフト信号として値
「15」が与えられる。
Ｂ EXP1＞EXP2であつて、の差が値「１」以
上でありかつ値「15」以下である場合、OP1シ
フト信号として値「０」が与えられ、OP2シフ
ト信号として上記差に相当する値が与えられ
る。
上でありかつ値「15」以下である場合、OP1シ
フト信号として値「０」が与えられ、OP2シフ
ト信号として上記差に相当する値が与えられ
る。
(C) EXP1＝EXP2の場合、OP1シフト信号と
OP2シフト信号とに夫々値「０」が与えられ
る。
OP2シフト信号とに夫々値「０」が与えられ
る。
(D) EXP1＜EXP2であつて、その差が「１」以
上でありかつ値「15」以下である場合、OP1シ
フト信号として上記差に相当する値が与えら
れ、OP2シフト信号として値「０」が与えられ
る。
上でありかつ値「15」以下である場合、OP1シ
フト信号として上記差に相当する値が与えら
れ、OP2シフト信号として値「０」が与えられ
る。
(E) EXP1＜EXP2であつて、その差が値「15」
を超えている場合、OP1シフト信号として値
「15」が与えられ、OP2シフト信号として値
「０」が与えられる。
を超えている場合、OP1シフト信号として値
「15」が与えられ、OP2シフト信号として値
「０」が与えられる。
なおシフト信号として値「15」を与えた場合シ
フト量が最大値に打切られる形となる。
フト量が最大値に打切られる形となる。
第６図は第３図図示の第１の加算回路部５の一
実施例構成を示している。即ちEXP1−EXP2動
作を行う加算器を説明している。本来ここで行わ
れる演算は両指数部の減算操作のみ適用されるの
でEXP2の１の捕数を作成する論理ゲートが省略
され、＋ｉビツトの替わりに−ｉビツトを入力す
るようにすれば（又はその逆を用いてもよい）通
常の加算回路で減算が達成出来る。図中の符号９
はハーフ・サム生成部／ジエネレート信号生成
部／プロパゲート信号生成部を表し、ビツト１か
らビツト７までの加算器の基本項、プロパゲート
項Ｐ、ジエネレート項Ｇ、ハーフ・サム項Ｈの発
生を示している。
実施例構成を示している。即ちEXP1−EXP2動
作を行う加算器を説明している。本来ここで行わ
れる演算は両指数部の減算操作のみ適用されるの
でEXP2の１の捕数を作成する論理ゲートが省略
され、＋ｉビツトの替わりに−ｉビツトを入力す
るようにすれば（又はその逆を用いてもよい）通
常の加算回路で減算が達成出来る。図中の符号９
はハーフ・サム生成部／ジエネレート信号生成
部／プロパゲート信号生成部を表し、ビツト１か
らビツト７までの加算器の基本項、プロパゲート
項Ｐ、ジエネレート項Ｇ、ハーフ・サム項Ｈの発
生を示している。
１０はグループ・キヤリ生成部であつて、加算
器でのビツト４からのキヤリーの発生を検出する
部分を示している。１１は最大シフト量検出部を
表し、指数差が15以上を検出する論理を示してお
り、第５図で説明された （EXP1−EXP2）＞15 を検出することを示している。
器でのビツト４からのキヤリーの発生を検出する
部分を示している。１１は最大シフト量検出部を
表し、指数差が15以上を検出する論理を示してお
り、第５図で説明された （EXP1−EXP2）＞15 を検出することを示している。
１２は差値チエツク回路を表し、表現法指示信
号（MODE1、MODE2）とともに構成される指
示差を検出する。即ち、OP1の指数（EXP1）が
OP2の指数（EXP2）に等しいか大きければ加算
回路部AD1（第３図図示符号５）の出力が正しい
指数差を生成しており変換１（第３図図示符号７）
を通つてALIGN2のシフト動作を指示し、OP1の
指数（EXP1）が小さければ加算回路部AD2（第
３図図示の符号６）の出力が正しい両者の指数差
を出力している。従つて差値チエツク回路１２の
出力信号は第３図中の加算回路部５から信号変換
回路部８へ又は加算回路部６から信号変換回路部
７へ接続される抑止信号と同一である。
号（MODE1、MODE2）とともに構成される指
示差を検出する。即ち、OP1の指数（EXP1）が
OP2の指数（EXP2）に等しいか大きければ加算
回路部AD1（第３図図示符号５）の出力が正しい
指数差を生成しており変換１（第３図図示符号７）
を通つてALIGN2のシフト動作を指示し、OP1の
指数（EXP1）が小さければ加算回路部AD2（第
３図図示の符号６）の出力が正しい両者の指数差
を出力している。従つて差値チエツク回路１２の
出力信号は第３図中の加算回路部５から信号変換
回路部８へ又は加算回路部６から信号変換回路部
７へ接続される抑止信号と同一である。
第７図は第３図図示の信号変換回路部７の一実
施例構成を示している。即ち第３図図示のAD1、
AD2とALIGN1、ALIGN2との間にあつて両加
算出力を変換して４つのシフト信号SA0、SA1、
SA2、SA3を出力し、仮数部シフト回路へシフト
量を指示するものである。信号変換回路部７と信
号変換回路部８とは一時にはいずれか一方しか動
作しない。これは第７図中の最も上にある信号＋
OP1OP2によつて制御されており、第３図中の
抑止信号と同じである。
施例構成を示している。即ち第３図図示のAD1、
AD2とALIGN1、ALIGN2との間にあつて両加
算出力を変換して４つのシフト信号SA0、SA1、
SA2、SA3を出力し、仮数部シフト回路へシフト
量を指示するものである。信号変換回路部７と信
号変換回路部８とは一時にはいずれか一方しか動
作しない。これは第７図中の最も上にある信号＋
OP1OP2によつて制御されており、第３図中の
抑止信号と同じである。
各アライン回路１，２へ送出されるシフト量信
号SA0、SA1、SA2、SA3は各々シフト量の位と
して32、16、８、４を持つ。従つて第５図のシフ
ト量を15に固定する事はSA0ないしSA3をすべて
‘1'にする事であり、この時のシフト量は（32＋
16＋８＋４＝60）になり仮数部のすべての桁はシ
フトされる事になる。
号SA0、SA1、SA2、SA3は各々シフト量の位と
して32、16、８、４を持つ。従つて第５図のシフ
ト量を15に固定する事はSA0ないしSA3をすべて
‘1'にする事であり、この時のシフト量は（32＋
16＋８＋４＝60）になり仮数部のすべての桁はシ
フトされる事になる。
第８図と同様の回路はALIIGN1用にコピーさ
れておりその時の入力信号は加算回路部６より供
給されていて第６図図示の差値チエツク回路１か
ら２の−OPOP2の信号により変換が抑止され
ることになる。
れておりその時の入力信号は加算回路部６より供
給されていて第６図図示の差値チエツク回路１か
ら２の−OPOP2の信号により変換が抑止され
ることになる。
第８図Ａ，Ｂは夫々第３図図示のアライン回路
の一実施例を示す。即ち、実際のALIGN1／
ALIGN2の回路を説明したものである。
の一実施例を示す。即ち、実際のALIGN1／
ALIGN2の回路を説明したものである。
１３はシフト量デコード回路部を表し、信号変
換回路部７より出力されたSA0ないしSA3をデコ
ードするデコード回路であり、SA2はSA3と共に
またSA0はSA1と共にデコードされPR1（SH0、
SH4、SH8、SH12）を作成し、シフト量０、４、
８、12ビツトを指示する、そしてSEC（SH0、
SH16、SH32、SH48）は各々シフト量０、16、
32、48ビツトを指示している。
換回路部７より出力されたSA0ないしSA3をデコ
ードするデコード回路であり、SA2はSA3と共に
またSA0はSA1と共にデコードされPR1（SH0、
SH4、SH8、SH12）を作成し、シフト量０、４、
８、12ビツトを指示する、そしてSEC（SH0、
SH16、SH32、SH48）は各々シフト量０、16、
32、48ビツトを指示している。
１５はSIGNED／UNSIGND指示による符号
制御に関する回路であり、 １４は仮数部ビツト０ないし７を出力する回路
を示している。
制御に関する回路であり、 １４は仮数部ビツト０ないし７を出力する回路
を示している。
第８図Ｂ図示の１６，１７は実際のALIGN回
路を示しておりPR1 BIT00ないし63が第１段目
のシフト回路（PR1 SH0、SH4、SH8、SH12）
を示し、SEC BIT00ないし63は第２段目のシフ
ト回路（−SEC SH0、SH0、SH16、SH32、
SH48）を示している。これらの回路は、
ALIGN1とALIGN2との各々に設けられている。
路を示しておりPR1 BIT00ないし63が第１段目
のシフト回路（PR1 SH0、SH4、SH8、SH12）
を示し、SEC BIT00ないし63は第２段目のシフ
ト回路（−SEC SH0、SH0、SH16、SH32、
SH48）を示している。これらの回路は、
ALIGN1とALIGN2との各々に設けられている。
なお第９図は、第６図ないし第８図に示される
ゲート回路による処理を説明する説明図を示して
いる。図中１８は入力Ａ、Ｂ、Ｃ、Ｄに対応し
て、出力Ｘとして Ｘ＝・＝＋ を出力する。また１９は入力Ａ、Ｂ、Ｃ、Ｄに対
応して、出力Ｘとして Ｘ＝（Ａ＋Ｂ）・（＋） ＋（＋）・（Ｃ＋Ｄ） を出力する。更に２０は入力Ａ、Ｂ、Ｃ、Ｄに対
応して、出力Ｘ、Ｙ、Ｚとして夫々 Ｘ＝・ Ｙ＝・ Ｚ＝（Ａ＋Ｂ）・（Ｃ＋Ｄ） を出力する。
ゲート回路による処理を説明する説明図を示して
いる。図中１８は入力Ａ、Ｂ、Ｃ、Ｄに対応し
て、出力Ｘとして Ｘ＝・＝＋ を出力する。また１９は入力Ａ、Ｂ、Ｃ、Ｄに対
応して、出力Ｘとして Ｘ＝（Ａ＋Ｂ）・（＋） ＋（＋）・（Ｃ＋Ｄ） を出力する。更に２０は入力Ａ、Ｂ、Ｃ、Ｄに対
応して、出力Ｘ、Ｙ、Ｚとして夫々 Ｘ＝・ Ｙ＝・ Ｚ＝（Ａ＋Ｂ）・（Ｃ＋Ｄ） を出力する。
以上説明した如く、本発明によれば、与えられ
た浮動小数点データOP1とOP2とが夫々上述の第
１の表現態様と第２の表現態様とのいずれをとつ
ていても、単一の桁合わせ処理回路によつて、所
望の桁合わせを行なうことが可能となる。
た浮動小数点データOP1とOP2とが夫々上述の第
１の表現態様と第２の表現態様とのいずれをとつ
ていても、単一の桁合わせ処理回路によつて、所
望の桁合わせを行なうことが可能となる。
第１図は浮動小数点データを説明する説明図、
第２図Ａ，Ｂは浮動小数点データの表現態様を説
明する説明図、第３図は本発明の一実施例構成、
第４図は第３図図示のDATA CONTROL信号
に対応するアライン回路の処理を説明する説明
図、第５図は第３図図示のOP1シフト信号または
OP2シフト信号によるシフト態様を説明する説明
図、第６図は第３図図示の第１の加算回路部の一
実施例構成、第７図は第３図図示の信号変換回路
部７の一実施例構成、第８図Ａ，Ｂは夫々第３図
図示の第２のアライン回路２の一実施例構成、第
９図は第６図ないし第８図に示されるゲート回路
による処理を説明する説明図を示す。 図中、１，２は夫々アライン回路、３，４は
夫々出力レジスタ、５，６は夫々加算回路部、
７，８は夫々信号変換回路部を表わす。
第２図Ａ，Ｂは浮動小数点データの表現態様を説
明する説明図、第３図は本発明の一実施例構成、
第４図は第３図図示のDATA CONTROL信号
に対応するアライン回路の処理を説明する説明
図、第５図は第３図図示のOP1シフト信号または
OP2シフト信号によるシフト態様を説明する説明
図、第６図は第３図図示の第１の加算回路部の一
実施例構成、第７図は第３図図示の信号変換回路
部７の一実施例構成、第８図Ａ，Ｂは夫々第３図
図示の第２のアライン回路２の一実施例構成、第
９図は第６図ないし第８図に示されるゲート回路
による処理を説明する説明図を示す。 図中、１，２は夫々アライン回路、３，４は
夫々出力レジスタ、５，６は夫々加算回路部、
７，８は夫々信号変換回路部を表わす。
Claims (1)
- 【特許請求の範囲】 １ 浮動小数点データの表現態様として 仮数部の符号をSM 仮数部の数値の総和をΣM 指数部の最上位ビツトをSE 最上位ビツトを除く指数部の数値の総和をΣE
と夫々定義したとき、 指数値が EXP＝16（２ ６・SE＋7 〓i=2 ２ ７−ｉ ・ｂ ｉ−64） でかつ仮数値が 仮数値＝（−１）SM・（63 〓i=8 27-i・bi） で表現される第１の表現態様と、 指数値が EXP＝16（−２ ６・SE＋7 〓i=2 ２ ７−ｉ・ｂ ｉ） でかつ仮数値が 仮数値＝（−SM＋63 〓i=8 27-i・bi） で表現される第２の表現態様とのいずれか一方の
表現態様の２つの浮動小数点データ（OP1）と
（OP2）とが入力され、当該２つのデータの指数
部の内容にもとづいて指数差を求め、該指数差に
もとづいて一方のデータの仮数部の内容をシフト
し、上記２つの浮動小数点データの桁合わせを行
なう桁合わせ処理回路において、 第１の浮動小数点データ（OP1）の指数部の内
容（EXP1）から第２の浮動小数点データ
（OP2）の指数部の内容（EXP2）の差を演算す
る第１の加算回路部と、 第２の浮動小数点データ（OP2）の指数部の内
容（EXP2）から第１の浮動小数点データ
（OP1）の指数部の内容（EXP1）の差を演算す
る第２の加算回路部と、 上記第１の加算回路部と上記第２の加算回路部
とに夫々供給されて上記表現態様を指示し、当該
両者の加算回路部に対して当該表現態様に対応し
た処理を実行せしめる表現法指示信号と、 上記第２の加算回路部からの出力に対応して第
１の浮動小数点データ（OP1）の仮数部の内容
（M1）に対するシフト信号を発する第２の信号変
換回路部と、 上記第１の加算回路部からの出力に対応して第
２の浮動小数点データ（OP2）の仮数部の内容
（M2）に対するシフト信号を発する第１の信号変
換回路部と、 上記第１の信号変換回路部からのシフト信号に
対応して上記第２の浮動小数点データ（OP2）の
仮数部の内容（M2）をシフトする第２のアライ
ン回路と、 上記第２の信号変換回路部からのシフト信号に
対応して上記第１の浮動小数点データ（OP1）の
仮数部の内容（M1）をシフトする第１のアライ
ン回路と、 上記第１のアライン回路と上記第２のアライン
回路とに夫々供給されて、当該夫々のアライン回
路における動作態様を指示するデータ・コントロ
ール信号と、 上記表現法指示信号が現に入力されたデータに
対応して外部指示信号として供給され、かつ上記
加算回路部が上記表現法指示信号によつて上記差
を求める処理モードが選択されるよう構成され表
現態様を異にする浮動小数点データについて処理
可能にしたことを特徴とする桁合わせ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9821080A JPS5723147A (en) | 1980-07-18 | 1980-07-18 | Digit matching processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9821080A JPS5723147A (en) | 1980-07-18 | 1980-07-18 | Digit matching processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723147A JPS5723147A (en) | 1982-02-06 |
| JPH0323937B2 true JPH0323937B2 (ja) | 1991-04-02 |
Family
ID=14213612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9821080A Granted JPS5723147A (en) | 1980-07-18 | 1980-07-18 | Digit matching processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5723147A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60181833A (ja) * | 1984-02-28 | 1985-09-17 | Nec Corp | 浮動小数点加算器用桁合せ回路 |
| JPS6126136A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 浮動小数点加算回路の桁合わせ回路 |
| JPS6198442A (ja) * | 1984-10-19 | 1986-05-16 | Nec Corp | 演算装置 |
-
1980
- 1980-07-18 JP JP9821080A patent/JPS5723147A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723147A (en) | 1982-02-06 |
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