JPH0447848B2

JPH0447848B2 -

Info

Publication number: JPH0447848B2
Application number: JP58153289A
Authority: JP
Inventors: Yoshio Takamine; Shunichi Torii; Koichiro Omoda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-08-24
Filing date: 1983-08-24
Publication date: 1992-08-05
Also published as: JPS6045844A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は演算装置に係り、更に具体的には二重
指数分割に基づく実数値表現法を用いた演算装置
における演算に当り、オペランドが非数である場
合に、それに対して数学的に有意な演算結果を、
高速に応答する装置に関する。

〔発明の背景〕

従来技術において、二重指数分割に基づく実数
値表現法が知られている。

情報処理学会論文誌第22巻第６号の「二重指数
分割に基づくデータ長独立実数値表現法」は、二
進法に基づくデータ処理装置のための実数値表現
法、すなわち二重指数分割に基づく実数値表現法
を提案している。この表現法は、形式がデータの
長さに依存しない。精度変換操作が容易、表現で
きる数の範囲が十分に広い、あふれが事実上発生
しない、等の特長を有す。

情報処理学会論文誌第24巻第２号の「二重指数
分割に基づくデータ長独立実数値表現法」は、
上記実数値表現法を改良し、また非数とその四則
演算を定義している。

第１図を参照しながら、二重指数分割に基づく
改良された実数値表現法を説明する。以下では誤
解を避けるために、2ⁿをexp2（ｎ）と表わす。

実数値表現法の構成を第１図に示す。その表現
法は、符号部１１、指数部１２、及び係数部１３よ
り構成される。指数部１２は更に、主指数部１２１
と副指数部１２２より構成される。符号部１１は１
ビツト固定長であるが、他は可変長である。

さて、表わそうとする数をｘとする。これをｘ＝exp2（ｅ）×ｆ …(1) と、２つの数、つまり指数ｅと仮数ｆとで表現す
る。ただしｅは整数とし、また値を一意に表わす
ために１≦ｆ＜２または −２≦ｆ＜−１ …(2) とする。

まず仮数ｆが負である場合には「１」、そうで
ない場合には「０」を符号部１１とする。

次に、式(2)の制約により、仮数ｆから符号を除
いた部分の２進数表現はｆ＝1.f₁f₂…f_j… …(3) である。この時「f₁f₂…f_j…」を仮数部１３のビ
ツトパタンとする。

また、指数ｅがその符号も含めて２進ｍ桁（た
だしｍ≧０、ただし等号はｅ＝０またはｅ＝−１
の時にのみ成立）で表わされる場合の整数ｅの表
現を次のとおりとする。

ｘ＞０，ｅ≧０のとき１…10e_n-1…e₂e₁ ｘ＞０，ｅ＜０のとき０…01e_n-1…e₂e₁ ｘ＜０，ｅ≧０のとき０…01e_n-1…e₂e₁ ｘ＜０，ｅ＜０のとき１…10e_n-1…e₂e₁ …(4) ここに「e_n-1…e₂e₁」は指数ｅを２進ｍ桁で表
わしたものから、最上位１桁を除いたものであ
る。また、上線「」は各桁の「１」と「０」と
の反転操作を表わす。また上位桁の「１…１」及
び「０…０」は、指数ｅがちようど２進ｍ桁で表
わされることを示す。ｍ＋１桁の「１」または
「０」の列である。これらの「１」または「０」
のあとに区切りのための「０」または「１」がお
かれる。この時、式(4)における「１…」または
「０…」の列と、区切りのための「０」または
「１」とを主指数部１２１のビツトパタンとする。
また、残りの「e_n-1…e₂e₁」または「_n-1…₂ ₁」
を副指数部１２２のビツトパタンとする。

以上で二重指数分割に基づく実数値表現法の説
明を終わる。

次に第２図を参照しながら二重指数分割に基づ
く実数値表現法による演算の手順を説明する。

例として、加算の手順を第２図に示す。

オペランドが与えられると、まず指数と仮数と
に分離２１する。前述のとおり指数部は可変長な
ので、その主指数部のビツトパタンにより指数部
の長さを求め、オペランドをその指数部と仮数部
とに分離する。

以下、オペランドの仮数部同士の加算のために
行なう指数合せ２２、仮数部の加算２３、式(2)の制
約を満たすための仮数正規化２４は、通常の浮動小
数点表現法を用いる加算の手順と同じである。

最後に、二重指数分割に基づく実数値表現法を
用いる加算では、結果の指数部と仮数部とを結合
２５する。そのために、まずその指数部により適
当な主指数部のビツトパタンを選び、それに副指
数部を結合し、最後に全体として結果が固定長と
なるように仮数部の長さを決めて、指数部と結合
する。これを結果とする。

他の四則演算についても、指数・仮数の分離２
１と、結合２５の操作は同様である。

以上で二重指数分割に基づく実数値表現法によ
る演算手順の説明を終わる。

次に、第３図から第６図までを参照して、本実
数値表現法における非数の表現法と、その四則演
算について説明する。

本実数値表現法では、６種類の非数が定義され
ている。それらを次に示す。

∞（符号無し無限大） −∞（負の無限大） −０（負の無限小）０（零、または符号無し無限小）＋０（正の無限小）＋∞（正の無限大）そのビツトパタンを次に示す。

∞：10…00 −∞：10…01 −０：11…11 ０：00…00 ＋０：00…01 ＋∞：01…11 …(5) これらは、いずれも数値表現の自然な連続とし
て定義されている。

また、非数を含む四則演算の定義を第３図から
第６図までに示す。図中、x₁，x₂はそれぞれ第
１、第２オペランドの絶対値を、ｒは非数を考慮
しない演算結果の絶対値を示す。またNSとは、
演算結果に数学的な有意性の無いことを示す。

第３図は加算を定義する。図中３１は第１オペ
ランド（被加数）、３２は第２オペランド（加数）
を示す。第３図により、例えば「＋０」に「＋
０」を加えた時には「＋０」にならなければなら
ないこと、あるいは「＋０」に「−０」を加える
演算は意味が無いことがわかる。

第４図は演算を定義する。図中４１は第１オペ
ランド（被減数）、４２は第２オペランド（減数）
を示す。

第５図は乗算を定義する。図中５１は第１オペ
ランド（被乗数）、５２は第２オペランド（乗数）
を示す。

第６図は除算を定義する。図中６１は第１オペ
ランド（被除数）、６２は第２オペランド（除数）
を示す。

以上で非数の表現法と、その四則演算について
の説明を終わる。

非数を考慮しない従来の演算手順では、演算結
果が、第３図から第６図までの定義どおりに得ら
れるとは限らないため、その場合には演算装置に
オペランドを送る前に、そのオペランドが非数で
ないことをチエツクし、非数である場合にはソフ
トウエアで処理する、あるいは、演算装置からの
割込みにより、例外的にソフトウエアで処理する
ということが必要であつた。このため演算の処理
に時間がかかるという欠点があつた。

〔発明の目的〕本発明の目的は、二重指数分割に基づく実数値
表現法を用いた演算装置に若干の装置を付加する
ことにより、その演算装置において、少なくとも
一方のオペランドが非数である場合の演算を行な
う際に、ソフトウエアによる処理を削除し、かつ
その際には、演算を行なうまでもなく演算結果が
わかることを利用して演算装置の演算速度を高速
化することにある。

〔発明の概要〕

二重指数分割に基づく実数値表現法の特長の１
つは、いわゆる非数（０，＋０，−０，∞，＋∞，−
∞）を、通常の数値の表現からの自然な連続とし
て表現できることである。従つて、この表現法を
用いた演算装置では、オペランドが非数である場
合、あるいは演算結果が非数になる場合でも、結
果において数学的な有意性が失われない限り、例
外的処理を用いずに、自然に演算を実行させるこ
とにより、演算を高速化することが要求される。

本発明では、上記の要求に答えるため、非数の
関わる演算を処理する装置を従来の演算装置に付
加する。

命令処理装置からの演算実行指令に際して、従
来からの演算装置による処理と並行して、本発明
の装置は非数のオペランドをいち早く検出する。
非数のオペランドが確認された場合には、従来か
らの演算装置による処理を中止させ、割込み等に
よるソフトウエア処理を必要とせずに、適切な演
算結果を出力する。しかもこの場合には、演算結
果は非数あるいはオペランドのいずれかであり、
演算を実行するまでもないので、通常よりも演算
が早く終了する。

〔発明の実施例〕

以下、本発明の一実施例を第７図から第１１図
までを用いて説明する。第７図は命令処理装置と
演算装置とのインターフエースを示している。第
８図は演算装置の構成を示している。第９図、第
１０図は演算装置の出力選択回路の動作を示して
いる。第１１図は演算装置の主要部分のタイミン
グ図を示している。

タイミング図では説明の都合上基準時刻をt₀と
定める。更に、単位時間を考え、自然数ｎに対し
て、基準時刻t₀よりｎ単位時間後の時刻をt_oと定
める。

まず、第７図を参照しながら命令処理装置と演
算装置とのインターフエースを説明する。命令処
理装置７１が演算装置７２に演算実行の要求を出
すには、まずリクエスト信号線７１１に「１」を
印加する。次に、オーダ信号線７１３に実行させ
たい演算の種類を、第１オペランド信号線７１５
に第１オペランドを、第２オペランド信号線７１
６に第２オペランドを印加する。演算結果が数学
的に有意性を失わない場合には、まずデータ送出
信号線７２１に「１」を印加し、次に出力データ
信号線７２５にその演算結果を印加することによ
り演算装置７２に命令処理装置７１に応答する。
演算結果が数学的な有意性を失なう場合には割込
み信号線７２９に「１」を印加することにより演
算装置７２は命令処理装置７１に応答する。

通常、命令処理装置７１から演算装置７２への
リクエスト信号線７１１、及び演算装置７２から
命令処理装置７１へのデータ送出信号線７２１、
割込み信号線７２９は「０」が印加されていなけ
ればならない。

以上で命令処理装置と演算装置とのインターフ
エースの説明を終わる。

次に、第８図から第１１図までを参照しなが
ら、本実施例の演算装置の詳細を説明する。

本実施例では、加算のみを行なう演算装置を示
しているが、他の任意の演算、すなわち減算、乗
算、除算等に拡張できることは容易にわかる。ま
た、扱う数値データの長さは特に定めない。任意
の固定長データを扱うことが可能である。

まず、第８図を参照しながら、実施例の演算装
置の構成の概要を説明する。

オーダレジスタ８０６は実行する演算の種類を
記憶するためのものである。第１オペランドレジ
スタ８０１及び第２オペランドレジスタ８０２
は、それぞれ第１オペランド及び第２オペランド
を記憶するためのものである。

通常の加算を行なう部分８１０は、二重指数分
割に基づく実数値表現法により、第１オペランド
及び第２オペランドが共に非数でない場合に、両
オペランドの数値の和を正しく出力する。

本発明により新しく追加された箇所は、非数を
検出し出力を選択する部分８４０、非数発生回路
８６０、及びセレクタ８７０である。非数を検出
し出力を選択する部分８４０は、第１オペランド
の非数判定回路８４１、第２オペランドの非数判
定回路８４２、及び出力選択回路８４５より成
る。第１オペランドの非数判定回路８４１及び第
２オペランドの非数判定回路８４２は、それぞれ
第１オペランド及び第２オペランドの種類、すな
わち非数か否か、正か負か、非数ならばその種類
が何であるかを調べる。出力選択回路８４５は、
第１オペランド及び第２オペランドの種類に従つ
て、適当な出力を選択する。非数発生回路８６０
は、二重指数分割に基づく実数値表現法で定義さ
れる６種類の非数、すなわち＋０，０，−０，＋
∞，∞，−∞のビツトパタンを発生する。セレク
タ８７０は、出力選択回路８４５により、通常の
加算を行なう部分８１０の出力、第１オペラン
ド、第２オペランド、及び非数発生回路８６０か
らの６種類の非数より１つを選択し出力する。

演算制御回路８９０は、演算装置内の各部への
制御信号を発し、演算装置の動作を制御する。

以上で、実施例の演算装置の構成の説明を終わ
る。

次に、第８図から第１１図までを参照しなが
ら、実施例の演算装置の動作の詳細を説明する。

初期状態では、命令処理装置からのリクエスト
信号線７１１、非数を検出し出力を選択する部分
８４０からのデータ送出信号線８４９、演算制御
回路からのデータ送出信号線８９１、及び命令処
理装置へのデータ送出信号線７２１、割込み信号
線７２９には「０」が印加されている。更に、第
１オペランドの非数判定回路８４１からの非数検
出信号線８４３−１、第２オペランドの非数判定
回路８４２からの非数検出信号線８４４−１、及
び非数を検出し出力を選択する部分８４０からの
非数検出信号線８４８には「０」が印加されてい
る。また、出力選択回路８４５からの出力選択信
号８４６には、通常の加算を行なう部分８１０の
出力を選択することを示すコード「０」が印加さ
れている。

さて、命令処理装置と演算装置とのインターフ
エースでも説明したように、まず第８図のリクエ
スト信号線７１１に「１」が印加され、演算実行
の要求が発せられる。この時刻を基準時刻とし、
第１１図のようにt₀とする。リクエスト信号線７
１１上の信号は演算制御回路８９０に達する。

時刻t₀から単位時間後の時刻t₁に、命令処理装
置から、第８図のオーダ信号線７１３には演算の
種類を表わすコードが、第１オペランド信号線７
１５と第２オペランド信号線７１６にはそれぞれ
第１オペランド、第２オペランドの数値データが
二重指数分割に基づく実数値表現法に従つて印加
される。オーダ信号線７１３はオーダレジスタ８
０５に、第１オペランド信号線は第１オペランド
レジスタ８０１に、第２オペランド信号線は第２
オペランドレジスタ８０２に達する。

リクエスト信号線７１１上の演算実行要求の信
号を受けた演算制御回路８９０は、時刻t₂で、オ
ーダレジスタ８０５、第１オペランドレジスタ８
０１、第２オペランドレジスタ８０２へのラツチ
要求信号を発する。ラツチ要求信号を受けたオー
ダレジスタ８０５、第１オペランドレジスタ８０
１、第２オペランドレジスタ８０２は、第１１図
に示したように時刻t₂以後、オーダ信号線７１
３、第１オペランド信号７１５、第２オペランド
信号７１６上の情報をそれぞれ記憶し、演算装置
内部のオーダ信号線８０６、第１オペランド信号
線８０３、第２オペランド信号線８０４にその情
報を印加する。オーダ信号線８０６は、非数を検
出し出力を選択する部分８４０内の出力選択回路
８４５、及び演算制御回路８９０に達する。第１
オペランド信号線８０３は、通常の加算を行なう
部分８１０内の、第１オペランドの指数部と仮数
部とを分離する回路８１１、及び非数を検出し出
力を選択する部分８４０内の、第１オペランドの
非数判定回路８４１、及びセレクタ８７０に達す
る。第２オペランド信号線８０４は、通常の加算
を行なう部分８１０内の、第２オペランドの指数
部と仮数部とを分離する回路８１２、及び非数を
検出し出力を選択する部分８４０内の、第２オペ
ランドの非数判定回路８４２、及びセレクタ８７
０に達する。

これより、オーダ信号線８０６上の演算の種
類、第１オペランド信号線８０３及び第２オペラ
ンド信号線８０４上の第１オペランド、第２オペ
ランドにより、通常の加算を行なう部分８１０、
及び非数を検出し出力を選択する部分８４０にお
いて、並行してそれぞれの処理が開始される。

まず、通常の加算を行なう部分８１０の動作を
説明する。

演算制御回路８９０は、通常の加算を行なう部
分８１０に対し、時刻t₂で指数部と仮数部との分
離を、時刻t₃で指数合わせを行なわせるための制
御信号を発する。時刻t₄で、演算制御回路８９０
は、非数を検出し出力を選択する部分８４０から
の非数検出信号線８４８を調べる。非数検出信号
線８４８上の信号が「０」である場合には、通常
の加算を行なう部分８１０に引続き処理を行なわ
せるために、時刻t₄で仮数部の加算を、時刻t₅で
仮数部の正規化を、時刻t₆で指数部と仮数部との
結合を行なわせるための制御信号を発する。非数
検出信号線８４８が「０」である場合には、通常の
加算を行なう部分８１０での処理を中止させ、演算
制御回路８９０は、以後何の制御信号も発しない。

演算制御回路８９０はまた、データ送出信号線
８９１にも信号を印加する。信号線８９１には通
常「１」が印加されている。前述の通り時刻t₄
で、演算制御回路８９０は、非数を検出し出力を選
択する部分８４０からの非数検出信号線８４８を
調べる。非数検出信号線８４８上の信号が「０」
である場合には、演算制御回路８９０は時刻t₇
に、データ送出信号線８９１に「１」を印加す
る。信号線８９１はOR回路８９５に達し、第１１
図に示したように時刻t₇に、命令処理装置へのデ
ータ送出信号線７２１に「１」を印加させる。

通常の加算を行なう部分８１０は、演算制御回
路８９０より発せられた制御信号に従つて、まず
第１オペランドの指数部と仮数部とを分離する回
路８１１及び第２オペランドの指数部と仮数部と
を分離する回路８１２で、それぞれ第１オペラン
ド信号線８０３、第２オペランド信号線８０４上
の数値データを、その指数部と仮数部とに分離
し、第１１図に示したように時刻t₃に、信号線８
１３に第１オペランドの指数部を、信号線８１４
に第１オペランドの仮数部を、信号線８１５に第
２オペランドの指数部を、信号線８１６に第２オ
ペランドの仮数部を印加する。信号線８１３は第
１オペランドの指数部を増加させる回路８１７
に、信号線８１４は第１オペランドの仮数部のシ
フト回路８１８に、信号線８１５は第２オペラン
ドの指数部を増加させる回路８１９に、信号線８
１６は第２オペランドの仮数部のシフト回路８２
０に達する。

次に、通常の加算を行なう部分８１０は指数合
せを行なう。信号線８１３上の第１オペランドの
指数部と、信号線８１５上の第２オペランドの指
数部とを比較し、その値が大きい方に、もう一方
の値を合わせる。そのために、第１オペランドの
指数部を増加させる回路８１７が、第２オペラン
ドの指数部を増加させる回路８１９で、値が少な
い方の指数部を、少ない分だけ増加させる。同時
に、値を増加された方の指数部と対になる仮数部
を、指数部が増加された分だけ２で割る。すなわ
ち、第１オペランドの仮数部のシフト回路８１８
か、第２オペランドの仮数部のシフト回路８２０
で、仮数部を右に算術シフトさせる。以上の指数
合せにより、第１１図に示したように時刻t₄で、
信号線８２１に一致された指数部が、信号線８２
２に第１オペランドの仮数部が、信号線８２４に
第２オペランドの仮数部が印加される。信号線８
２１は仮数部の正規化のために指数部を増加また
は減少させる回路８２９に、信号線８２２と信号
線８２４は仮数部の値を加算する回路８２６に達
する。

次に仮数部の加算を行なう。加算回路８２６
は、信号線８２２上の第１オペランドの仮数部
と、信号線８２４上の第２オペランドの仮数部と
を固定小数点数として足し合せ、第１１図に示し
たように時刻t₅に、その結果を信号線８２８に印
加する。信号線８２８は、仮数部の正規化のため
のシフト回路８３０に達する。

次に、仮数部の正規化を行なう。信号線８２８
上の仮数部の値が、１以上２未満、または−２以
上−１未満になるように、シフト回路８３０で仮
数部を右または左に算術シフトする。同時に、指
数部を増加または減少させる回路８２９は、仮数
部が右または左にシフトされるのに合わせて、指
数部を増加または減少させる。以上の仮数部の正
規化により、第１１図に示したように時刻t₆に、
信号線８３１に指数部が、信号線８３２に正規化
された仮数部が印加される。信号線８３１と信号
線８３２は、指数部と仮数部とを結合する回路８
３３に達する。

次に指数部と仮数部との結合を行なう。指数部
と仮数部との結合を行なう回路８３３は、信号線
８３１上の指数部によつて、その指数部の値を二
重指数分割に基づく実数値表現法により表現する
ビツトパタンを生成し、信号線８３２上の仮数部
を結合して、第１１図に示したように時刻t₇に、
全体として固定長の演算結果を、通常演算結果信
号線８３４に印加する。信号線８３４はセレクタ
８７０に達する。

以上のように、第１１図の時刻t₂で開始された
演算は、時刻t₇で終了し、通常演算結果信号線８
３４上にその演算結果が印加される。

以上で、通常の加算を行なう部分８１０の動作
の説明を終わる。

次に、非数を含めた演算を実行する動作を説明
する。

演算制御回路８９０は、時刻t₂に、第１オペラ
ンドの非数判定回路８４１と、第２オペランドの
非数判定回路８４２とに、オペランドの種類の判
定を行なわせるための制御信号を発する。

オペランドの種類を判定するには、まず定義さ
れた６種類の非数、＋０，０，−０，＋∞，∞，−∞の
それぞれのビツトパタンと、オペランドのビツト
パタンとを比較する。オペランドのビツトパタン
が、ある非数のビツトパタンに一致した場合に
は、そのオペランドが非数であることがわかる。
また、オペランドが非数でない場合には、そのビツ
トパタンの左端のビツトを調べ、これが「０」な
らば正数、「１」ならば負数であることがわかる。
これらの判定は並行して行なうことができる。

第１オペランドの非数判定回路８４１は、第１
オペランド信号線８０３上の数値の種類、すなわ
ち非数か否か、正か負か、及び非数の場合にはそ
の種類を調べ、それぞれに対応して３つの信号を
出力する。時刻t₂に、演算制御回路８９０より発
せられた信号を受け、第１オペランドの非数判定
回路８４１は、単位時間後の時刻t₃に３つの信号
を出力する。すなわち、第１オペランド信号線８
０３上のデータが非数である場合には「１」を、
そうでない場合には「０」を、信号線８４３−１
に印加する。また、第１オペランド信号線８０３
上のデータが負数である場合には「１」を、そう
でない場合には「０」を、信号線８４３−２に印
加する。更に、第１オペランド信号線８０３上の
データが非数である場合には、その種類（＋０，
０，−０，＋∞，∞，−∞）を表わすコードを信号
線８４３−３に印加する。信号線８４３−１は
OR回路８４７に達する。信号線８４３−１はま
た、信号線８４３−２及び信号線８４３−３とと
もに出力選択回路８４５に達する。

第２オペランドの非数判定回路８４２は、第１
オペランドの非数判定回路と同様、第２オペラン
ド信号線８０４上の数値の種類を調べる。第２オ
ペランドの非数判定回路８４２は、時刻t₂に演算
制御回路８９０より発せられた信号を受け、単位
時間後の時刻t₃に３つの信号を出力する。すなわ
ち、第２オペランド信号線８０４上のデータが非
数である場合には「１」を、そうでない場合には
「０」を、信号線８４４−１に印加し、また、デ
ータが負数である場合には「１」を、そうでない
場合には「０」を、信号線８４４−２に印加し、
更に、データが非数である場合には、その種類
（＋０，０，−０，＋∞，∞，−∞）を表わすコード
を信号線８４４−３に印加する。信号線８４４−
１はOR回路８４７に達する。信号線８４４−１
はまた、信号線８４４−２及び信号線８４４−３
とともに出力選択回路８４５に達する。

OR回路８４７は、信号線８４３−１及び信号
線８４４−１上の信号がともに「０」、すなわち
第１オペランド及び第２オペランドがともに非数
でない場合には「０」を、そうでない場合、すな
わち第１オペランドが第２オペランドの少なくと
も一方が非数である場合には「１」を、非数検出
信号線８４８に印加する。非数検出信号線８４８
は演算制御回路８９０に達する。

この時、すなわち時刻t₃において、演算制御回路
は、通常の加算を行なう部分８１０に対し指数合
せを行なわせるための制御信号を発しているが、
非数検出信号線８４８上の「１」の信号を受け
て、時刻t₄以後、演算制御回路８９０は何の制御信
号も発しなくなる。従つてこの場合、通常の加算
を行なう部分８１０は演算の実行を中止する。

出力選択回路８４５は、第１オペランドの非数
判定回路８４１からの信号線８４３−１から８４
３−３まで、及び第２オペランドの非数判定回路
８４２からの信号線８４４−１から８４４−３ま
で上の信号、すなわち、第１オペランドと第２オ
ペランドの種類に従つて、出力選択信号線８４６
に出力を選択するためのコードを印加する。信号
線８４６はセレクタ８７０に達し、セレクタ８７
０が、通常演算結果信号線８３４、第１オペラン
ド信号線８０３、第２オペランド信号線８０４、
及び非数データ信号線８６１のいずれを選択する
かを指定する。信号線８４６には、通常、コード
「０」が印加されており、これは通常の加算を行
なう部分８１０からの通常演算結果信号線８３４
を選択することを指定する。

出力選択回路８４５は、第１オペランドが非数
か否かを示す信号線８４３−１、正数か負数かを
示す信号線８４３−２、非数ならその種類は何で
あるかを示す信号線８４３−３、及び第２オペラ
ンドが非数か否かを示す信号線８４４−１、正数
か負数かを示す信号線８４４−２、非数ならその
種類は何であるかを示す信号線８４４−３上のそ
れぞれの信号、すなわち第１オペランドと第２オ
ペランドの種類に従つて、適当な出力を選択する
ためのコードを生成し、第１１図に示すように時
刻t₄に、出力選択信号線８４６に送出する。本実
施例における加算についての出力選択の例を第９
図に示す。

第９図では、第１オペランドの種類９１、及び
第２オペランドの種類９２に従つて、何を出力す
るかを示している。図中、「＋Ｘ」、「−Ｘ」はそ
れぞれ正または負の非数でないオペランドを示
し、「＋０」、「０」、「−０」、「＋∞」、「∞」、
「−
∞」は非数を示す。また、「Ｒ」は通常の加算を
行なう部分８１０からの通常演算結果信号線８３
４を選択することを示し、「OP1」、「OP2」は、
それぞれ第１オペランド信号線８０３または第２
オペランド信号線８０４を選択することを示す。
更に「Ｉ」は、そのオペランドの組合せによる演
算が、数学的に意味のないことを示す。この場
合、出力選択は行なわない。

出力選択は第９図のかわりに、第１０図に示す
ように行なうこともできる。第１０図によれば、
後述する非数発生回路８６０が不要になる。これ
は、加算の場合、結果として非数を出力しなけれ
ばならない場合でも、その非数は第１オペランド
か第２オペランドの少なくとも一方に一致してい
る性質を利用したものである。図中、「OP1／
OP2」は、第１オペランド信号線８０３か第２オ
ペランド信号線８０４のいずれかを選択すること
を示す。

出力選択回路８４５はまた、データ送出信号線
８４９及び割込み信号線７２９にも信号を印加す
る。これらには通常「０」が印加されている。第
１オペランド及び第２オペランドの少なくとも一
方が非数であり、演算結果に数学的有意性のある
場合、すなわち第９図あるいは第１０図において
「OP1」、「OP2」、「＋０」、「０」、「−０」、「＋
∞」、「∞」、「−∞」のいずれかを出力として選択
することが示されている場合には、時刻t₄に、デ
ータ送出信号線８４９に「１」を印加する。信号
線８４９はOR回路８９５に達し、第１１図に示
したように時刻t₄に、命令処理装置へのデータ送
出信号線７２１に「１」を印加させる。また、第
１オペランドと第２オペランドのいずれも非数で
あり、その組合せによる演算結果に数学的有意性
のない場合、すなわち第９図あるいは第１０図に
おいて「Ｉ」と示されている場合には、時刻t₄
に、命令処理装置への割込み信号線７２９に
「１」を印加する。

非数発生回路８６０は、内部に６種類の非数、
すなわち＋０，０，−０，＋∞，∞，−∞のそれぞ
れのビツトパタンを記憶しており、常にこれら６
種類の非数のビツトパタンを、非数データ信号線
８６１に印加している。信号線８６１はセレクタ
８７０に達する。

セレクタ８７０は、出力選択信号線８４６上の出
力選択信号によつて、通常の加算を行なう部分８
１０からの通常演算結果信号線８３４、第１オペラ
ンド信号線８０３、第２オペランド信号線８０
４、及び非数発生回路８６０からの非数データ信
号線８６１から１つを選択し、そのデータを命令
処理装置への出力データ信号線７２５に印加す
る。

第１オペランド及び第２オペランドがともに非
数でない場合には、出力選択信号線８４６には、
通常演算結果信号線８３４を選択することを意味
するコード「０」が印加され続ける。この場合、
第１１図に示したように時刻t₇に、通常演算結果
信号線８３４に加算の結果が印加される。セレク
タ８７０は、第１１図に示したように時刻t₈に、
出力データ信号線７２５に、通常演算結果信号線
８３４上のデータを印加する。

第１オペランドか第２オペランドの少なくとも
一方が非数でしかも演算結果に数学的有意性のあ
る場合には、第１１図に示したように時刻t₄に、
出力選択信号線８４６に、適当なデータを選択す
ることを意味するコードが印加される。セレクタ
８７０は出力選択信号線８４６上のコードに従つ
て、第１オペランド信号線８０３上のデータ、第
２オペランド信号線８０４上のデータ、又は非数
データ信号線８６１上の６種類の非数データのう
ちのいずれかを選択し、第１１図に示したように
時刻t₅に、出力データ信号線７２５にそのデータ
を印加する。

以上で、本実施例の演算装置の動作の説明を終
わる。

次に、本実施例特有の効果について説明する。

本実施例では、２つのオペランドのうち、少な
くとも一方が非数である場合には、第１１図に示
したように時刻t₅で演算結果が得られる。従来
は、２つのオペランドのうち少なくとも一方が非
数である場合には、ソフトウエアによる例外的処
理を必要としたため、処理に多くの時間がかかつ
た。更に、本実施例では、２つのオペランドのい
ずれも非数でない場合、演算結果が第１１図に示
したように時刻t₈に得られるのに比べても、オペ
ランドに非数が含まれる場合は演算結果が早く得
られることがわかる。オペランドに＋０，０，−
０が含まれることは多いので、本実施例の演算装
置の平均的な演算実行時間は、従来に比べて相当
に短縮される。

〔発明の効果〕

本発明によれば、オペランドに非数が含まれる
演算において、従来は必ず演算の実行を中断して
ソフトウエアによる例外的処理を必要としていた
のに対し、数学的な有意性が失われない限り、演
算装置内で正しい演算結果が得られる。しかもこ
の場合は、オペランドに非数が含まれない場合に
比べて、複雑なデータ処理が不要になるので、早
く演算結果が得られる。

オペランドに＋０，０，−０等の非数が含まれ
ることは多く、本発明による演算装置での平均的
な演算処理時間が短縮される。

【図面の簡単な説明】

第１図は二重指数分割に基づく実数値表現法の
構成図、第２図は二重指数分割に基づく実数値表
現法による加算実行の手順を示す図、第３図は非
数を含む加算を定義する図、第４図は非数を含む
減算を定義する図、第５図は非数を含む乗算を定
義する図、第６図は非数を含む除算を定義する
図、第７図は命令処理装置と演算装置とのインタ
ーフエース説明図、第８図は本発明の実施例のブ
ロツク図、第９図は第８図の出力選択回路８４５
の動作の一例を示す図、第１０図は第９図と同じ
く、第８図の出力選択回路８４５の動作のもう一
例を示す図、第１１図は、第８図の実施例の演算
装置の主要部分の動作を示すタイミング図であ
る。７１……命令処理装置、７１１……リクエスト
信号線、７１３……オーダ信号線、７１５……第
１オペランド信号線、７１６……第２オペランド
信号線、７２１……データ送出信号線、７２５…
…出力データ信号線、７２９……割込み信号線、
８０１……第１オペランドレジスタ、８０２……
第２オペランドレジスタ、８１０……通常加算回
路、８４０……非数演算処理回路、８４１……第
１オペランド非数判定回路、８４２……第２オペ
ランド非数判定回路、８４５……出力選択回路、
８４６……出力選択信号線、８４８……非数検出
信号線、８６０……非数発生回路、８６１……非
数データ信号線、８７０……セレクタ、８９０…
…演算制御回路。

Claims

【特許請求の範囲】１二重指数分割に基づく実数値表現法により表
現された、ともに可変長の指数部と仮数部を有す
る、命令処理装置により指定された第１、第２の
データに、その命令処理装置により指定された演
算を施す装置において、第１、第２のデータのそれぞれをともに固定長
の指数部と仮数部を有する第３、第４のデータに
変換し、変換後のデータに上記指定された演算を
施し、その演算の結果得られる第５のデータを対
応するともに可変長の指数部と仮数部を有する第
６のデータに変換して出力する演算回路であつ
て、それらの第１、第２のデータの少なくとも一
方が非数でないとき、所望の演算結果を出力する
ものと、第１、第２のデータのそれぞれが、非数である
か否か、非数であるときには、その種類を、それ
ぞれのデータを上記第３、第４のデータに変換し
ないで、それぞれのデータのビツトパターンから
判定し、それらのデータがともに非数であると
き、それらの演算結果が非数かを、それらのデー
タの非数の種類と上記指定された演算から判定す
る回路であつて、上記演算回路による上記第１、
第２のデータの処理と並行して動作するものと、 (1)それらのデータの一方が非数でなく他方が非
数であると判定されたとき、それらのデータの
内、その非数の種類と上記演算の種類とにより定
まる非数を上記演算の結果として出力し、(2)それ
らのデータがともに非数であり、かつ、それらに
対する上記演算の結果が非数でないとき、そのこ
とを示す割込み信号を上記命令処理装置に送出
し、(3)第１、第２のデータがともに非数であり、
かつ、それらに対する上記演算の結果が非数であ
るとき、その非数を上記演算の結果として出力
し、上記判定回路による判定結果に応答する非数
処理回路とを有する演算装置。