JPS60181833A - 浮動小数点加算器用桁合せ回路 - Google Patents
浮動小数点加算器用桁合せ回路Info
- Publication number
- JPS60181833A JPS60181833A JP59037077A JP3707784A JPS60181833A JP S60181833 A JPS60181833 A JP S60181833A JP 59037077 A JP59037077 A JP 59037077A JP 3707784 A JP3707784 A JP 3707784A JP S60181833 A JPS60181833 A JP S60181833A
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- JP
- Japan
- Prior art keywords
- exponent
- data
- operand
- adder
- mantissa
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は浮動小数点加算器の一部分に関し、特に入力デ
ータのデータ形式が少なくとも二種類以上存在する場合
の桁合せ回路に関する。
ータのデータ形式が少なくとも二種類以上存在する場合
の桁合せ回路に関する。
（従来技術）
浮動小数点データは１ピントの符号部と、ｎビットの指
数部と９ｍビットの仮数部とから成る。
数部と９ｍビットの仮数部とから成る。
一般に、浮動小数点データの加算手段は、被加算数およ
び加算数の二つのオペランドの指数部を相互に比較し、
上記比較により得られた差分だけ、小さい方の指数部を
有する仮数部を右方向にシフトシ、二つのオペランドの
指数部の桁合せを行った後、仮数部の加算を実行して演
算結果の正規化−を行う。したがって、入力される浮動
小数点データのデータ形式が相異なれば、それぞれのデ
ータ形式に対応した加算器が必要である。
び加算数の二つのオペランドの指数部を相互に比較し、
上記比較により得られた差分だけ、小さい方の指数部を
有する仮数部を右方向にシフトシ、二つのオペランドの
指数部の桁合せを行った後、仮数部の加算を実行して演
算結果の正規化−を行う。したがって、入力される浮動
小数点データのデータ形式が相異なれば、それぞれのデ
ータ形式に対応した加算器が必要である。
例えば、第１図は従来方式による単一のデータ形式しか
許容できない浮動小数点加算器の桁合せ回路の一例を示
すブロック図である。第１図において、１０は第１のオ
ペランド保持レジスタ、１１は第２のオペランド保持レ
ジスタ、３０は指数部減算器、４０は指数部比較器、５
０は第１の仮数部選択回路、５１は第２の仮数部選択回
路、６０は右シフト回路、ＴＯは第１の加算器入力デー
タ保持回路、７１は第２の加算器入力データ保持回路で
ある。
許容できない浮動小数点加算器の桁合せ回路の一例を示
すブロック図である。第１図において、１０は第１のオ
ペランド保持レジスタ、１１は第２のオペランド保持レ
ジスタ、３０は指数部減算器、４０は指数部比較器、５
０は第１の仮数部選択回路、５１は第２の仮数部選択回
路、６０は右シフト回路、ＴＯは第１の加算器入力デー
タ保持回路、７１は第２の加算器入力データ保持回路で
ある。
第１図において、入力データは第１のオペランド保持レ
ジスタ１０、ならびに第２のオペランド保持レジスタ１
１によフ保持され、指数部比較器４０に、ｌ：Ｂ指数部
の大小関係が比較さね、指数部減算器３０により指数部
の差が演算してめられている。第１および第２の仮数部
選択回路５０゜５１により、指数部が小さい方の仮数部
を右シフト回路６０に入力し、指数部減算器３０によシ
得られた指数の差分だけ、上記指数部の小さい方の仮数
部を右方向にシフトさせ、然る後に第１および第２の加
算器入力データレジスタ保持回路７０゜Ｔ１に保持する
。
ジスタ１０、ならびに第２のオペランド保持レジスタ１
１によフ保持され、指数部比較器４０に、ｌ：Ｂ指数部
の大小関係が比較さね、指数部減算器３０により指数部
の差が演算してめられている。第１および第２の仮数部
選択回路５０゜５１により、指数部が小さい方の仮数部
を右シフト回路６０に入力し、指数部減算器３０によシ
得られた指数の差分だけ、上記指数部の小さい方の仮数
部を右方向にシフトさせ、然る後に第１および第２の加
算器入力データレジスタ保持回路７０゜Ｔ１に保持する
。
したがって、データ形式が一種類に限定されない場合に
は、多数の加算器が必要であるという欠点があった。
は、多数の加算器が必要であるという欠点があった。
（発明の目的）
本発明の目的は、入力データにデータ形式が少なくとも
二種類以上存在する場合には、浮動小数点データのうち
のいずれか一つを複勿のオペランド指数部選択回路と複
数のオペランド仮数部選択回路とによって選択し、桁合
せを行ってから複数の加算器入力データ保持回路に入力
することによって上記欠点を除去し、加算器の回路を共
通化してハードウェア量の削減ケ計った浮動小数点加算
器用桁合せ回路を提供することにある。
二種類以上存在する場合には、浮動小数点データのうち
のいずれか一つを複勿のオペランド指数部選択回路と複
数のオペランド仮数部選択回路とによって選択し、桁合
せを行ってから複数の加算器入力データ保持回路に入力
することによって上記欠点を除去し、加算器の回路を共
通化してハードウェア量の削減ケ計った浮動小数点加算
器用桁合せ回路を提供することにある。
（発明の構成）
本発明による浮動小数点加算器用桁合せ回路は、第１の
浮動小数点データと第２の浮動小数点データとを入力し
、上記二つのデータの指数部の差をめ、この二つのデー
タの指数部の大小関係を比較し、小さい方の指数部を有
する仮数部を指数部の差分だけ右方向にシフトして、加
算器入力データを保持するように構成したものであって
、第１および第２のオペランド指数部選択手段と、第１
および第２のオペランド仮数部選択手段とを具備したも
のである。
浮動小数点データと第２の浮動小数点データとを入力し
、上記二つのデータの指数部の差をめ、この二つのデー
タの指数部の大小関係を比較し、小さい方の指数部を有
する仮数部を指数部の差分だけ右方向にシフトして、加
算器入力データを保持するように構成したものであって
、第１および第２のオペランド指数部選択手段と、第１
および第２のオペランド仮数部選択手段とを具備したも
のである。
第１および第２のオペランド指数部は少なくとも二種類
以上の相異なるデータ形式のデータのうち、いすｔｌか
一つを指定する演算モード信号により相界なったデ・−
２形式の浮動小数点データのうちのそｉｌそれ一つを選
択するためのものでな）る。
以上の相異なるデータ形式のデータのうち、いすｔｌか
一つを指定する演算モード信号により相界なったデ・−
２形式の浮動小数点データのうちのそｉｌそれ一つを選
択するためのものでな）る。
第１および第２のオペランド仮数部選択手段は、第１の
浮動小数点データと第２の浮動小数点データとの仮数部
を、それぞわ指数部の大小関係に応じて選択するための
ものでおる。
浮動小数点データと第２の浮動小数点データとの仮数部
を、それぞわ指数部の大小関係に応じて選択するための
ものでおる。
ｌシ施８２す）
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第２図は、本発明により二紳類のデータを許容する浮動
小数点加算器用桁合せ回路の実施列を示しだブロック図
である。第２図において、第１図と同様な符号は第１図
におけるものと同様な要素を表わすが、２０．２１はそ
れぞれ第１および第２のオペランド指数部選択回路、２
２．２３はそれぞれ第１および第２のオペランド仮数部
】１（択回路である。
小数点加算器用桁合せ回路の実施列を示しだブロック図
である。第２図において、第１図と同様な符号は第１図
におけるものと同様な要素を表わすが、２０．２１はそ
れぞれ第１および第２のオペランド指数部選択回路、２
２．２３はそれぞれ第１および第２のオペランド仮数部
】１（択回路である。
第２図において、入力データは第１のオペランド保持レ
ジスタ１０．および第２のオペランド保持レジスタ１１
により保持され、演算モード信号により、いずれか−っ
のデータ形式を第］丸・よび第、２のオペランド指数部
選択回路２ｏ、２１、ならびに第１および８Ｉ１１，２
のオペランド仮数部選択回路２２．２３により選択する
。第１のオペランド指数部選択回路２０はａム１のオペ
ランドの指数部を選択し、第２のオペランド指数部選択
回路２１は第２のオペランドの指数部を選択し、第１の
オペランド仮数部選択回路２２は第１のオペランドの仮
数部を選択し、第２のオペランド仮数部選択回路２３は
第２のオペランドの仮数部を選択する。
ジスタ１０．および第２のオペランド保持レジスタ１１
により保持され、演算モード信号により、いずれか−っ
のデータ形式を第］丸・よび第、２のオペランド指数部
選択回路２ｏ、２１、ならびに第１および８Ｉ１１，２
のオペランド仮数部選択回路２２．２３により選択する
。第１のオペランド指数部選択回路２０はａム１のオペ
ランドの指数部を選択し、第２のオペランド指数部選択
回路２１は第２のオペランドの指数部を選択し、第１の
オペランド仮数部選択回路２２は第１のオペランドの仮
数部を選択し、第２のオペランド仮数部選択回路２３は
第２のオペランドの仮数部を選択する。
第１および第２のオペランド仮数部選択回路２０．２１
の出力をそれぞれ指数部比較器４ｏに加えて指数部の大
小関係を比較し、指数減算器３０ＫＪニジ指ｌ々部の差
を演算する。一方、第１および第２のオペランド仮数部
選択回路２２．２３を介して、第１および第２の仮数部
選択回路５０゜５１により指数部が小さい方の仮数部を
右シフト１０１路６０に入力し、とれを指数部減算器３
０の出力により示された指数の差分だけ右方向にシフト
し、然る後に第１および第２の加算器入カデータ保持回
ｗＪ７０，７１に保持する。
の出力をそれぞれ指数部比較器４ｏに加えて指数部の大
小関係を比較し、指数減算器３０ＫＪニジ指ｌ々部の差
を演算する。一方、第１および第２のオペランド仮数部
選択回路２２．２３を介して、第１および第２の仮数部
選択回路５０゜５１により指数部が小さい方の仮数部を
右シフト１０１路６０に入力し、とれを指数部減算器３
０の出力により示された指数の差分だけ右方向にシフト
し、然る後に第１および第２の加算器入カデータ保持回
ｗＪ７０，７１に保持する。
第２図に示すような浮動小数点加算器に使用される桁合
せ回路では、入力データのデータ形式の種類の数は問わ
ず、多種類のデータ形式を取扱うことができることは明
白である。
せ回路では、入力データのデータ形式の種類の数は問わ
ず、多種類のデータ形式を取扱うことができることは明
白である。
（発明の効果）
本発明は以上説明しフチように、浮動小数点加算器に使
用される桁合せ回路に第１および第２のオペランド指数
部選択回路、ならびに第１および第２のオペランド仮数
部選択回路を伺加することにより、相異なるデータ形式
のデータでも共通の加算器回路を使用することがｉ」能
であり、ハードウェア量をかなり削減することができる
とい、う効果がある。
用される桁合せ回路に第１および第２のオペランド指数
部選択回路、ならびに第１および第２のオペランド仮数
部選択回路を伺加することにより、相異なるデータ形式
のデータでも共通の加算器回路を使用することがｉ」能
であり、ハードウェア量をかなり削減することができる
とい、う効果がある。
第１図は、従来の単一のデータ形式しかＷ「容できない
浮動小数点加算器用桁合せ回路の一例を示すブロック図
である。 第２図は、相異なるデータ形式を許容する本発明による
浮動小数点加算器用桁合せ回路の一実施例を示すブロッ
ク図である。 １０．１１・・・オペランド保持レジスタ２０．２１・
・・オペランド指数部選択回路２２．２３ゆ・・オペラ
ンド仮数部］シ」択ｔｈＩｌ路３０・・・・拳・指数部
減算器 ４０・ＩＩｅ・争・指数部比較器 ５０．５１・・争仮数部選択回路 ６０・・１１＃・・右シフト回路 ７０．７１・・・加算器入力データ保持回路特許出願人
゛日本電気株式会社 代理人 弁理士 井ノ ロ 褥
浮動小数点加算器用桁合せ回路の一例を示すブロック図
である。 第２図は、相異なるデータ形式を許容する本発明による
浮動小数点加算器用桁合せ回路の一実施例を示すブロッ
ク図である。 １０．１１・・・オペランド保持レジスタ２０．２１・
・・オペランド指数部選択回路２２．２３ゆ・・オペラ
ンド仮数部］シ」択ｔｈＩｌ路３０・・・・拳・指数部
減算器 ４０・ＩＩｅ・争・指数部比較器 ５０．５１・・争仮数部選択回路 ６０・・１１＃・・右シフト回路 ７０．７１・・・加算器入力データ保持回路特許出願人
゛日本電気株式会社 代理人 弁理士 井ノ ロ 褥
Claims (1)
- 第１の浮動小数点データと第２の浮動小数点データとを
入力し、前記二つのデータの指数部の差をめ、前記二つ
のデータの指数部の大小関係を比較し、小さい方の指数
部を有する仮数部を指数部の差分だけ右方向にシフトし
て、加算器入力データを保持するように構成した浮動小
数点加算器用桁合せ回路において、少なくとも二種類以
上の相異なるデータ形式のデータのうち、いずれか一つ
な指定する演算モード信号により相異なったデータ形式
の浮動小数点データのうちのそれぞれ一つを選択するた
めの第１および第２のオペランド指数部選択手段と、前
記第１の浮動小数点データと前記第２の＃動車数点デー
タとの仮数部をそれぞれ前記指数部の大小関係に応じて
選択するだめの第１および第２のオペランド仮数部選択
手段とを具備して構成したことを特徴とする浮動小数点
加算器用桁合せ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037077A JPS60181833A (ja) | 1984-02-28 | 1984-02-28 | 浮動小数点加算器用桁合せ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037077A JPS60181833A (ja) | 1984-02-28 | 1984-02-28 | 浮動小数点加算器用桁合せ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181833A true JPS60181833A (ja) | 1985-09-17 |
Family
ID=12487485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037077A Pending JPS60181833A (ja) | 1984-02-28 | 1984-02-28 | 浮動小数点加算器用桁合せ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498322A (ja) * | 1990-08-10 | 1992-03-31 | Fujitsu Ltd | コンパイラの作成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723147A (en) * | 1980-07-18 | 1982-02-06 | Fujitsu Ltd | Digit matching processing circuit |
| JPS5932038A (ja) * | 1982-08-13 | 1984-02-21 | Hitachi Ltd | 浮動小数点加算器 |
-
1984
- 1984-02-28 JP JP59037077A patent/JPS60181833A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723147A (en) * | 1980-07-18 | 1982-02-06 | Fujitsu Ltd | Digit matching processing circuit |
| JPS5932038A (ja) * | 1982-08-13 | 1984-02-21 | Hitachi Ltd | 浮動小数点加算器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498322A (ja) * | 1990-08-10 | 1992-03-31 | Fujitsu Ltd | コンパイラの作成方法 |
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