JPH03240231A - コンタクトホール用マスクパターン形成方法 - Google Patents
コンタクトホール用マスクパターン形成方法Info
- Publication number
- JPH03240231A JPH03240231A JP2341157A JP34115790A JPH03240231A JP H03240231 A JPH03240231 A JP H03240231A JP 2341157 A JP2341157 A JP 2341157A JP 34115790 A JP34115790 A JP 34115790A JP H03240231 A JPH03240231 A JP H03240231A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- mask pattern
- forming
- contact hole
- photoresist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/286—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of organic materials
- H10P50/287—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of organic materials by chemical means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/093—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts
- H10W20/097—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts by thermally treating
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/102—Mask alignment
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高集積半導体製造工程のコンタクトホール用マ
スクパターン形成方法に関するもので、特に、コンタク
トホールを形成しようとする半導体物質層で段差が著し
い部分に精巧かつ微細なコンタクトホール用マスクパタ
ーンを形成するためＳＯＧ膜を使用してコンタクトホー
ル用マスクパターンを形成するコンタクトホール用のマ
スクパターン形成方法に関するものである。
スクパターン形成方法に関するもので、特に、コンタク
トホールを形成しようとする半導体物質層で段差が著し
い部分に精巧かつ微細なコンタクトホール用マスクパタ
ーンを形成するためＳＯＧ膜を使用してコンタクトホー
ル用マスクパターンを形成するコンタクトホール用のマ
スクパターン形成方法に関するものである。
（従来の技術）
−Ｊｌ的に、単層のフォトレジスト層を使用して光リソ
グラフイ−（Ｏｐｔｉｃａｌ Ｌｉｔｈｏｇｒａｐｈｙ
）方式によってコンタクトホール用マスクパターン工程
時、コンタクトマスクパターンが形成される部分の面積
が著しく微細な場合、露光が透過される面積は著しく少
ないため著しい光の散乱および干渉現象によって解像度
が実際のコンタクトマスクパターンのレイアウトを形成
するラインパターンに比して略０．１〜０．２μ硼以上
減少することになる。また、素子の集積度が増加するに
従って形成すべきマスクパターンのサイズが漸次に小さ
くなる。
グラフイ−（Ｏｐｔｉｃａｌ Ｌｉｔｈｏｇｒａｐｈｙ
）方式によってコンタクトホール用マスクパターン工程
時、コンタクトマスクパターンが形成される部分の面積
が著しく微細な場合、露光が透過される面積は著しく少
ないため著しい光の散乱および干渉現象によって解像度
が実際のコンタクトマスクパターンのレイアウトを形成
するラインパターンに比して略０．１〜０．２μ硼以上
減少することになる。また、素子の集積度が増加するに
従って形成すべきマスクパターンのサイズが漸次に小さ
くなる。
従って、６４Ｍ級以上のＤＲＡＭ高集積半導体素子の製
造工程時、例えば、０．５μｍ Ｘ Ｏ，５μ朧程度以
下のコンタクトホールの形成時アスクパターン形成が著
しく難しくなるのみでなく、コンタクトホール形成用の
フォトレジストマスク層の外形形態には傾斜が著しく発
生する。また多層構造の半導体素子の場合、コンタクト
マスクの下部層の段差に起因してコンタクトマスク層の
フォトレジスト層の厚さが不規則なので多数のコンタク
トホールの形成時にはコンタクトホール間の臨界寸法（
ＣｒｉｔｉｃａｌＤｉｍｅｎｓｊｏｎ ）制御が難しく
なる。
造工程時、例えば、０．５μｍ Ｘ Ｏ，５μ朧程度以
下のコンタクトホールの形成時アスクパターン形成が著
しく難しくなるのみでなく、コンタクトホール形成用の
フォトレジストマスク層の外形形態には傾斜が著しく発
生する。また多層構造の半導体素子の場合、コンタクト
マスクの下部層の段差に起因してコンタクトマスク層の
フォトレジスト層の厚さが不規則なので多数のコンタク
トホールの形成時にはコンタクトホール間の臨界寸法（
ＣｒｉｔｉｃａｌＤｉｍｅｎｓｊｏｎ ）制御が難しく
なる。
特に、またリソグラフ装備であるディープｔ１．Ｖ （
Ｄｅｅｐ Ｕ、ν；＝１９３ｎ１ないし２４８ｎｓ ）
の波長を使用するレーザステッパー（Ｌａｓｅｒ ５ｔ
ｅｐｐｅｒ）を用いてコンタクトホール用マスクパター
ンを形成しようとする時、ディープＵ、■ソースの低強
度力（Ｌ。
Ｄｅｅｐ Ｕ、ν；＝１９３ｎ１ないし２４８ｎｓ ）
の波長を使用するレーザステッパー（Ｌａｓｅｒ ５ｔ
ｅｐｐｅｒ）を用いてコンタクトホール用マスクパター
ンを形成しようとする時、ディープＵ、■ソースの低強
度力（Ｌ。
ｗ Ｉｎｔｅｎｓｉｔｙ Ｐａ匈ｅｒ）およびディープ
Ｕ、Ｖ用フォトレジストの低感度（Ｉｎｓｅｎｓｉｔｉ
ｖｉＬｙ ＞によって多い量の露光エネルギを必要とす
ることになって、結局、工程時間が長くなるようになる
。そして、多量のエネルギ消耗によって上記ディープＵ
、■ソースの寿命短縮および経費増加をもたらす事にな
る問題点があった。
Ｕ、Ｖ用フォトレジストの低感度（Ｉｎｓｅｎｓｉｔｉ
ｖｉＬｙ ＞によって多い量の露光エネルギを必要とす
ることになって、結局、工程時間が長くなるようになる
。そして、多量のエネルギ消耗によって上記ディープＵ
、■ソースの寿命短縮および経費増加をもたらす事にな
る問題点があった。
（課題を解決するための手段〉
従って、本発明は上記の短所を解消して６４Ｍクラス以
上のＤＲＡＭの高集積半導体の素子で用い得る０、５μ
醜×０．５μ鴫クラス以下のコンタクトホール用のマス
クパターンを容易に形成するために、５ＯＧ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｇｌａｓｓ）薄膜の形成および除去工程
を利用するコンタクトホール用のマスクパターン形成方
法を供するのにその目的がある。
上のＤＲＡＭの高集積半導体の素子で用い得る０、５μ
醜×０．５μ鴫クラス以下のコンタクトホール用のマス
クパターンを容易に形成するために、５ＯＧ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｇｌａｓｓ）薄膜の形成および除去工程
を利用するコンタクトホール用のマスクパターン形成方
法を供するのにその目的がある。
本発明によって、前述のＳＯＧ薄膜を利用して、コンタ
クトホール用マスクパターンを形成する理由は次のとお
りである。一般的に、１６Ｍクラス以上のＤＲＡＭのデ
ザインルールは少なくとも０．５−０．６μｍの線幅の
寸法を必要とし６４Ｍクラス以上のＤＲＡＭのデザイン
ルールは０．３−０．４μ園程度を要求して居るため、
高度の解像度を有する露光装備を必要とする。従って、
解像度の増加のための光りソグラフィ装置の場合は大き
く二つの観点から開発進行されて居る。
クトホール用マスクパターンを形成する理由は次のとお
りである。一般的に、１６Ｍクラス以上のＤＲＡＭのデ
ザインルールは少なくとも０．５−０．６μｍの線幅の
寸法を必要とし６４Ｍクラス以上のＤＲＡＭのデザイン
ルールは０．３−０．４μ園程度を要求して居るため、
高度の解像度を有する露光装備を必要とする。従って、
解像度の増加のための光りソグラフィ装置の場合は大き
く二つの観点から開発進行されて居る。
第１は、投影レンズの数値口径Ｎ、Ａ（Ｎｕｍｅｒｔｃ
ａｌ Ａｐｅｒｔｕｒｅ）の大口級化であり、第２は露
光波長の短波長化が試図されて居り、次式によって容易
に理解でき得る。即ち、装備の解像能力をＲとすれば、 Ｒ：解像能力 Ｋ ：工程常数＜０．４−０．８） λ；露光波長 Ｎ、Ａ ： Ｎｕｍｅｒｉｃａｌ Ａｐｅｒｔｕｒｅで
示される。従って、式（１）によると、Ｎ、Ａは増加、
λは減少、にが減少すれば自ずから解像能力Ｒは良くな
る。しかし次の式で分かるように投影レンズの数値口径
Ｎ、Ａが大きくなる程、レンズの焦点深度り、０．Ｆ（
Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）が急激に減少される。
ａｌ Ａｐｅｒｔｕｒｅ）の大口級化であり、第２は露
光波長の短波長化が試図されて居り、次式によって容易
に理解でき得る。即ち、装備の解像能力をＲとすれば、 Ｒ：解像能力 Ｋ ：工程常数＜０．４−０．８） λ；露光波長 Ｎ、Ａ ： Ｎｕｍｅｒｉｃａｌ Ａｐｅｒｔｕｒｅで
示される。従って、式（１）によると、Ｎ、Ａは増加、
λは減少、にが減少すれば自ずから解像能力Ｒは良くな
る。しかし次の式で分かるように投影レンズの数値口径
Ｎ、Ａが大きくなる程、レンズの焦点深度り、０．Ｆ（
Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）が急激に減少される。
即ち、
従って、解像能力を増加させるために投影レンズの数値
口径Ｎ、Ａを大きくすると焦点深度が減少し、それによ
って段差のない偏平なウェーハ上にマスクパターン形成
時には大きな問題とならない。しかじウェーハの段差が
深い所では焦点深度が短いため、それによって反って解
像能力が減少されて工程制御が難しくなる。
口径Ｎ、Ａを大きくすると焦点深度が減少し、それによ
って段差のない偏平なウェーハ上にマスクパターン形成
時には大きな問題とならない。しかじウェーハの段差が
深い所では焦点深度が短いため、それによって反って解
像能力が減少されて工程制御が難しくなる。
従って、自ずから装置の開発がＮ、Ａの高度化と共に露
光波長の短波長化が試図されて居る。上述の短波長化の
試図は解像度が良くなり、焦点深度り、０．Ｆの減少率
が自乗に反比例して増加するＮ、Ａの大口級化よりは反
って有利であるためである。
光波長の短波長化が試図されて居る。上述の短波長化の
試図は解像度が良くなり、焦点深度り、０．Ｆの減少率
が自乗に反比例して増加するＮ、Ａの大口級化よりは反
って有利であるためである。
また、同一な装備下でも、形成するマスクパターンの寸
法が小さい程焦点深度り、Ｏ，Ｆは減少するようになる
。例示すると線幅の寸法１．０μ量から２μ朧の焦点深
度が得られると線幅の寸法０．５μ園では略１．２μ糧
程度の焦点深度の他には得られない。
法が小さい程焦点深度り、Ｏ，Ｆは減少するようになる
。例示すると線幅の寸法１．０μ量から２μ朧の焦点深
度が得られると線幅の寸法０．５μ園では略１．２μ糧
程度の焦点深度の他には得られない。
従って、６４Ｍクラス以上のＤＲＡＭ素子の場合、設計
規則が線幅寸法の略０，４μ層またはそれ以下であるた
め、−次的に偏平なウェーハ上から希む解像度が問題で
ある。もしも、偏平なウェーハから望む解像度が得ると
しても、ウェーハに段差が存在する時にはこれに因り解
像能力が難がしくなる。このように段差による影響を可
能な限り減少させるため、設計時に段差を縮める方向に
工程設計すべきである。これに付加して、リソグラフィ
ー工程時にＳＯＧ薄膜のような中間物質を用いて段差を
平坦化させることによって、段差による解ｉ能力の減少
影響Ｅ除去させることになる。
規則が線幅寸法の略０，４μ層またはそれ以下であるた
め、−次的に偏平なウェーハ上から希む解像度が問題で
ある。もしも、偏平なウェーハから望む解像度が得ると
しても、ウェーハに段差が存在する時にはこれに因り解
像能力が難がしくなる。このように段差による影響を可
能な限り減少させるため、設計時に段差を縮める方向に
工程設計すべきである。これに付加して、リソグラフィ
ー工程時にＳＯＧ薄膜のような中間物質を用いて段差を
平坦化させることによって、段差による解ｉ能力の減少
影響Ｅ除去させることになる。
本発明によるコンタクトホールのパターン形成工程方法
によると、 半導体基板の上部の一部に互いに離隔されて形成された
所定の１次パターンの間に位置したコンタクト領域にコ
ンタクトホールを形成するための高集積半導体素子用マ
スクパターン形成方法において、 上記半導体基板の上部および１次パターンの上部に絶縁
層を沈着する段階と、 上記絶縁層の上部にエツチング停止層の窒化膜層を沈着
する段階と、 上記窒化膜層の上部に所定の厚さのＳＯＧ薄膜を形成す
る段階と、 上記ＳＯＧ薄膜を所定の温度および時間で熱処理して焼
成工程を行う段階と、 上記熱処理されたＳＯＧ薄膜の上部に第１フォトレジス
ト層を形成する段階と、 上記第１フォトレジスト層およびＳＯＧ薄膜の一部をエ
ツチングし、上記１次パターンの間に位Ｉする窒化膜上
部にＳＯＧ薄膜および第１フォトレジスト層を包含する
２次パターンを形成する段階と、 ４怠 上記２次パターン用ＳＯＧ薄膜上部の第１フォトレジス
ト層を除去する段階と、 上記ＳＯＧ薄膜を包含する全体の構造表面上に第２フォ
トレジスト層を沈着する段階と、 上記ＳＯＧ薄膜の上部が露出されるまで上記第２フォト
レジスト層を全面エツチングして硬化させる段階と、上
記コンタクト領域の窒化膜上部の一部が露出されるよう
に上記上部が露出されたＳＯＧ薄膜を所定のエツチング
溶液に浸漬することによって除去し、上記第２フォトレ
ジスト層のコンタクト領域にコンタクトホール用のマス
クパターンを形成し、それによって、上記コンタクトホ
ール用マスクパターンに沿って上記露出された窒化膜の
一部およびその下の絶縁層を順次にエツチングして上記
１次パターン間のコンタクト領域に精巧なコンタクトホ
ールを形成することを特徴とする。
によると、 半導体基板の上部の一部に互いに離隔されて形成された
所定の１次パターンの間に位置したコンタクト領域にコ
ンタクトホールを形成するための高集積半導体素子用マ
スクパターン形成方法において、 上記半導体基板の上部および１次パターンの上部に絶縁
層を沈着する段階と、 上記絶縁層の上部にエツチング停止層の窒化膜層を沈着
する段階と、 上記窒化膜層の上部に所定の厚さのＳＯＧ薄膜を形成す
る段階と、 上記ＳＯＧ薄膜を所定の温度および時間で熱処理して焼
成工程を行う段階と、 上記熱処理されたＳＯＧ薄膜の上部に第１フォトレジス
ト層を形成する段階と、 上記第１フォトレジスト層およびＳＯＧ薄膜の一部をエ
ツチングし、上記１次パターンの間に位Ｉする窒化膜上
部にＳＯＧ薄膜および第１フォトレジスト層を包含する
２次パターンを形成する段階と、 ４怠 上記２次パターン用ＳＯＧ薄膜上部の第１フォトレジス
ト層を除去する段階と、 上記ＳＯＧ薄膜を包含する全体の構造表面上に第２フォ
トレジスト層を沈着する段階と、 上記ＳＯＧ薄膜の上部が露出されるまで上記第２フォト
レジスト層を全面エツチングして硬化させる段階と、上
記コンタクト領域の窒化膜上部の一部が露出されるよう
に上記上部が露出されたＳＯＧ薄膜を所定のエツチング
溶液に浸漬することによって除去し、上記第２フォトレ
ジスト層のコンタクト領域にコンタクトホール用のマス
クパターンを形成し、それによって、上記コンタクトホ
ール用マスクパターンに沿って上記露出された窒化膜の
一部およびその下の絶縁層を順次にエツチングして上記
１次パターン間のコンタクト領域に精巧なコンタクトホ
ールを形成することを特徴とする。
本発明によるとコンタクトホール用マスクパターン形成
方法で上記２次パターンを形成する段階は、上記ＳＯＧ
薄膜の一部が露出されるように上記コンタクト領域に位
置する上記ＳＯＧ薄膜上部の第１フォトレジスト層の一
部だけ残して余りの第１フォトレジスト層を除去する段
階と、上記コンタクト領域の上部以外の露出されたＳＯ
Ｇ薄膜をエッチチングする段階とを含むことを特徴とす
る。
方法で上記２次パターンを形成する段階は、上記ＳＯＧ
薄膜の一部が露出されるように上記コンタクト領域に位
置する上記ＳＯＧ薄膜上部の第１フォトレジスト層の一
部だけ残して余りの第１フォトレジスト層を除去する段
階と、上記コンタクト領域の上部以外の露出されたＳＯ
Ｇ薄膜をエッチチングする段階とを含むことを特徴とす
る。
（実施例〉
以下、本発明を添付の図面を参考として詳細に説明する
ことにする。
ことにする。
第１図はコンタクトホール用パターン形成のためのマス
クパターン工程を行う以前のシリコン基板（ｔたは導電
層）〈１）の断面図を示す、シリコン基板（１）上部に
導電層（２）または絶縁層を沈着して、その−窓部分を
エツチングして上記シリコン基板（１）上部の一部に１
次パターン（２Ａおよび２Ｂ＞を形成する。そして、そ
の全体の表面上部に絶縁層（３）、例えばＢＰＳＧ （
Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−５ｉ １ｉｃａｔｅ−Ｇｌ
ａｓｓ）またはＰＳＧ （Ｐｈｏｓｐｈｏ−５ｔ １１
ｃａｔｅ−Ｇｌａｓｓ）を形成したものである。ここで
、従来技術によると、点線で示したように、コンタクト
領域（９Ｂ）を有する絶縁層（３）にコンタクトホール
（９Ａ）のために絶縁層りう）に選択的フォトレジスト
エッチバック工程等を使用して行い得る。しかし、この
ような場合、例えば６４Ｍクラス以上ＤＲＡＭの製造工
程時コンタクトマスクパターンが形成される部分の面積
が著しく微細であるため、冒頭で言及しＦ；ようにコン
タクトマスクパターン工程が著しく難がしくなる。従っ
て、本発明はこれを解消するため、以後に記述するよう
に、ＳＯＧ薄膜を用いてコンタクトマスクを形成するコ
ンタトホール用のマスクパターン形成方法が提供される
。
クパターン工程を行う以前のシリコン基板（ｔたは導電
層）〈１）の断面図を示す、シリコン基板（１）上部に
導電層（２）または絶縁層を沈着して、その−窓部分を
エツチングして上記シリコン基板（１）上部の一部に１
次パターン（２Ａおよび２Ｂ＞を形成する。そして、そ
の全体の表面上部に絶縁層（３）、例えばＢＰＳＧ （
Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−５ｉ １ｉｃａｔｅ−Ｇｌ
ａｓｓ）またはＰＳＧ （Ｐｈｏｓｐｈｏ−５ｔ １１
ｃａｔｅ−Ｇｌａｓｓ）を形成したものである。ここで
、従来技術によると、点線で示したように、コンタクト
領域（９Ｂ）を有する絶縁層（３）にコンタクトホール
（９Ａ）のために絶縁層りう）に選択的フォトレジスト
エッチバック工程等を使用して行い得る。しかし、この
ような場合、例えば６４Ｍクラス以上ＤＲＡＭの製造工
程時コンタクトマスクパターンが形成される部分の面積
が著しく微細であるため、冒頭で言及しＦ；ようにコン
タクトマスクパターン工程が著しく難がしくなる。従っ
て、本発明はこれを解消するため、以後に記述するよう
に、ＳＯＧ薄膜を用いてコンタクトマスクを形成するコ
ンタトホール用のマスクパターン形成方法が提供される
。
第２図は第１図の構造上に窒化膜、ＳＯＧ薄膜およびフ
ォトレジスト層を形成した断面図である。先ず、絶縁１
１（３）上部に窒化膜層（４）を略２００−３００Ａ程
度に蒸着させて、その全体表面上に５ＯＧｆｉ膜（５）
および第１フオｌ・レジスト層（６）形成した状態であ
る。この時、窒化膜層（４）は後工程のＳＯＧ薄膜（５
）のエツチング時にエツチング停止点（Ｅｔｃｈｉｎｇ
Ｅｎｄ Ｐｏ１ｎｔ Ｄｅｔｅｃｔｉｏｎ）に作用す
るようにして、それによって絶縁層（３）がエツチング
されるのを防止する。また、上記ＳＯＧ薄膜（５）は１
．０μｍ厚さ以上を塗布してホットプレートを用いて２
００℃の温度で１分または対流オーブン（Ｃｏｎｖｅｃ
ｔｉｏｎ ０ｖｅｎ）を用いて２００°Ｃの温度で３０
分間熱処理工程を実施する。従って、上記ＳＯＧ薄膜（
５）は後工程のドライエツチング時に望ましい耐食性を
有するようになってエツチング比（Ｅｔｃｈｉｎｇ Ｒ
ａｔｅ）を均一になし得、以後に説明されるように著し
く精巧な垂直形態のコンタクトホール用マスク層を得る
ようになる。そしてＳＯＧ薄膜（５）の塗布の厚さは最
終工程後に第１フォトレジスト層（６）の厚さを決定す
る要因になるので、１次パターン＜２Ａ及び２Ｂ）の段
差および絶縁層（３）のエツチング時のエツチング選択
比等を考慮して略１．０−１．５μ−範囲で選択される
。上記ＳＯＧ薄膜（５）上部に形成される第１フォトレ
ジスト層（６）は露光ソースに合わせるように略０，５
ないし１．０μ論程度の厚さで形成するが、これはＳＯ
Ｇ薄膜（５〉のエツチング時、エツチング選択比を考慮
して決定するためである。
ォトレジスト層を形成した断面図である。先ず、絶縁１
１（３）上部に窒化膜層（４）を略２００−３００Ａ程
度に蒸着させて、その全体表面上に５ＯＧｆｉ膜（５）
および第１フオｌ・レジスト層（６）形成した状態であ
る。この時、窒化膜層（４）は後工程のＳＯＧ薄膜（５
）のエツチング時にエツチング停止点（Ｅｔｃｈｉｎｇ
Ｅｎｄ Ｐｏ１ｎｔ Ｄｅｔｅｃｔｉｏｎ）に作用す
るようにして、それによって絶縁層（３）がエツチング
されるのを防止する。また、上記ＳＯＧ薄膜（５）は１
．０μｍ厚さ以上を塗布してホットプレートを用いて２
００℃の温度で１分または対流オーブン（Ｃｏｎｖｅｃ
ｔｉｏｎ ０ｖｅｎ）を用いて２００°Ｃの温度で３０
分間熱処理工程を実施する。従って、上記ＳＯＧ薄膜（
５）は後工程のドライエツチング時に望ましい耐食性を
有するようになってエツチング比（Ｅｔｃｈｉｎｇ Ｒ
ａｔｅ）を均一になし得、以後に説明されるように著し
く精巧な垂直形態のコンタクトホール用マスク層を得る
ようになる。そしてＳＯＧ薄膜（５）の塗布の厚さは最
終工程後に第１フォトレジスト層（６）の厚さを決定す
る要因になるので、１次パターン＜２Ａ及び２Ｂ）の段
差および絶縁層（３）のエツチング時のエツチング選択
比等を考慮して略１．０−１．５μ−範囲で選択される
。上記ＳＯＧ薄膜（５）上部に形成される第１フォトレ
ジスト層（６）は露光ソースに合わせるように略０，５
ないし１．０μ論程度の厚さで形成するが、これはＳＯ
Ｇ薄膜（５〉のエツチング時、エツチング選択比を考慮
して決定するためである。
第３図は上記第１フォトレジスト層の一部とＳＯＧ薄膜
の一部をエツチングして２次パターンを形成した状態の
断面図である。
の一部をエツチングして２次パターンを形成した状態の
断面図である。
詳細に説明すると、後にコンタクトホールを形成しよう
とする１次パターン（２Ａ及び２Ｂ）間に位置するコン
タクト領域（８〉上部の第１フォトレジスト層（６〉の
一部だけ残して、余りのフォトレジスト層り６）を除去
して、一部分のＳＯＧ薄膜（５）を露出させる。その以
後に弗素ガス（ＣＨＦ、ＣＦ−１−０２，Ｃ）ｉＦ十〇
□）を雰囲気ガスに用いて上記露出のＳＯＧ薄１１１（
５）をドライエツチングして２次パターン（５Ａ）を形
成する。この時にも、上記露出のＳＯＧ薄膜（５）のエ
ツチング工程時に上記窒化膜（４）は絶縁層（３）の保
護膜として作用される。
とする１次パターン（２Ａ及び２Ｂ）間に位置するコン
タクト領域（８〉上部の第１フォトレジスト層（６〉の
一部だけ残して、余りのフォトレジスト層り６）を除去
して、一部分のＳＯＧ薄膜（５）を露出させる。その以
後に弗素ガス（ＣＨＦ、ＣＦ−１−０２，Ｃ）ｉＦ十〇
□）を雰囲気ガスに用いて上記露出のＳＯＧ薄１１１（
５）をドライエツチングして２次パターン（５Ａ）を形
成する。この時にも、上記露出のＳＯＧ薄膜（５）のエ
ツチング工程時に上記窒化膜（４）は絶縁層（３）の保
護膜として作用される。
第４図は、第３図の工程後に残っている第１フォトレジ
スト層（６）を完全に除去し、更に上記コンタクト領域
（８）に残っているＳＯＧ薄膜（５）を包含した全体構
造表面上に第２フオトレジスト（７）層を１．５〜２．
０μ量程度塗布して平坦化させた状態の断面図である。
スト層（６）を完全に除去し、更に上記コンタクト領域
（８）に残っているＳＯＧ薄膜（５）を包含した全体構
造表面上に第２フオトレジスト（７）層を１．５〜２．
０μ量程度塗布して平坦化させた状態の断面図である。
第５図は第４図の工程によって平坦化された第２フォト
レジスト層（７）を予定の厚さ程にエツチングして硬化
させた状態を示す。即ち、このために、Ｏ，ＲＩＥ （
反応性イオンエツチング）工程とかまたは現像液を利用
して上記の残っているＳＯＧ薄膜（５〉の上部表面（５
Ａ〉が現われるまで如何なるマスクパターン工程無しに
、上記第２フォトレジスト層（７〉を全面エツチング（
Ｂｌａｎｋｅｔ ＥｔｃｈＢａｃｋ） Ｉ、て上記第２
フォトレジスト層（７〉を硬化（ｈａｒｄ ｂａｋｅ）
させた状態である。
レジスト層（７）を予定の厚さ程にエツチングして硬化
させた状態を示す。即ち、このために、Ｏ，ＲＩＥ （
反応性イオンエツチング）工程とかまたは現像液を利用
して上記の残っているＳＯＧ薄膜（５〉の上部表面（５
Ａ〉が現われるまで如何なるマスクパターン工程無しに
、上記第２フォトレジスト層（７〉を全面エツチング（
Ｂｌａｎｋｅｔ ＥｔｃｈＢａｃｋ） Ｉ、て上記第２
フォトレジスト層（７〉を硬化（ｈａｒｄ ｂａｋｅ）
させた状態である。
第６図は上記第２フォトレジスト層にコンタクトマスク
バタンを形成した状態である。即ち、第５図の工程によ
って上部表面（５Ａ）の露出されたＳＯＧ薄膜（５）を
ケミカルエツチング溶液、例えば、５０：１のＮＨ，Ｏ
Ｈ： ＨＦ （Ｈｙｄｒｏ−Ｆ １ｕｒｉｃ）エツチン
グ溶液（エツチング比率は１ｏｏＯＡ／ｗｉｎより大き
い） 、０．３ Ｎ１ＫＯＨエツチング溶液（エツチン
グ比率は９００Ａ／ｗｉｎ＞または１Ｏ＝１の脱イオン
水：１１Ｆエツチング溶液（エツチング比率は２０００
Ａ／ｗｉｎより大きい）に数秒ないし数分間浸漬するこ
とによって完全にエツチングして、上記コンタクト領域
（８）にある第２フォトレジスト層（７〉上にコンタク
トホール用マスクパターン（８Ａ）を形成した状態であ
る。この時上記コンタクトホールマスクパターン工程時
に一部が露出される窒化膜層（４）は絶縁層（３）がエ
ツチングされるのを保護する保護膜作用を行う、従って
、上記工程後コンタクトホールを形成させるためにはコ
ンタクトホール用マスクパターン（８Ａ）下部の露出さ
れた窒化膜（４）と絶縁層（３〉を各々エツチングして
精巧な形態のコンタクトホール（９Ｂ〉を形成するよう
になる。上記残っているフォトレジスト層（７）と窒化
膜（４）を除去する工程を実施す
バタンを形成した状態である。即ち、第５図の工程によ
って上部表面（５Ａ）の露出されたＳＯＧ薄膜（５）を
ケミカルエツチング溶液、例えば、５０：１のＮＨ，Ｏ
Ｈ： ＨＦ （Ｈｙｄｒｏ−Ｆ １ｕｒｉｃ）エツチン
グ溶液（エツチング比率は１ｏｏＯＡ／ｗｉｎより大き
い） 、０．３ Ｎ１ＫＯＨエツチング溶液（エツチン
グ比率は９００Ａ／ｗｉｎ＞または１Ｏ＝１の脱イオン
水：１１Ｆエツチング溶液（エツチング比率は２０００
Ａ／ｗｉｎより大きい）に数秒ないし数分間浸漬するこ
とによって完全にエツチングして、上記コンタクト領域
（８）にある第２フォトレジスト層（７〉上にコンタク
トホール用マスクパターン（８Ａ）を形成した状態であ
る。この時上記コンタクトホールマスクパターン工程時
に一部が露出される窒化膜層（４）は絶縁層（３）がエ
ツチングされるのを保護する保護膜作用を行う、従って
、上記工程後コンタクトホールを形成させるためにはコ
ンタクトホール用マスクパターン（８Ａ）下部の露出さ
れた窒化膜（４）と絶縁層（３〉を各々エツチングして
精巧な形態のコンタクトホール（９Ｂ〉を形成するよう
になる。上記残っているフォトレジスト層（７）と窒化
膜（４）を除去する工程を実施す
る。
（発明の効果）
前述のように、本発明によると、極少面積を有するコン
タクトホール用マスクパターン工程のため、コンタクト
マスク層のフォトレジスト層の直接光を透過して透過面
積が極少なコンタクトマスクパターンを形成する代りに
コンタクトマスクの極性を反転させることによって、マ
スクパターンの縁で発生でき得る光の干渉及び散乱現象
を極少にさせて結局微細な面積のマスクパターンは著し
く望ましい解像度水準まで向上させるようになる。また
、本発明に用いられた低感度特性を有するＳＯＧ薄膜は
平坦化効果が優れているために、最上層に在るフォトレ
ジストパターン化作業時、段差によるコンタクトホール
位置別の臨界寸法（ＣＤ）値の誤差による問題点を完全
に解決することができる。従って、本発明は６４Ｍクラ
ス以上のＤＲＡＭの多層構造の半導体製造工程時に本技
術が必要となるため大きい効果を期待することができる
ようにな第１図は本発明によるコンタクトホール用パタ
ーン形成のためのマスクパターン工程を説明するための
シリコン基板断面図。 第２図は第１図の構造上に窒化膜、ＳＯＧ薄膜および第
１フォトレジスト層を形成した断面図。 第３図は第２図の構造で２次パターンを形成した状態の
断面図。 第４図は第３図の工程後に全体構造上に第２７オト１／
シスト層を形成した断面図。 第５図は上記第２フォトレジスト層を上記ＳＯＧ薄膜の
上部が露出されるまでエツチングした状態の断面図。 第６図は上記第２フォトレジスト層にコンタク１〜ホー
ル用のマスクパターンを形成した状態の断面図。 ※ 面の主要部分に対する符号の 明※第 １ 図 １： シリコン基板（または導電層） ２Ａおよび２Ｂ＝ １次パターン ３； 絶縁層 ４： 窒化膜層 ５：５ＯＧ ６および７： 第１および第２フオトレジスト層８：
コンテクト領域 ８Ａニ コンタクトホーＩし用マスクパターン９Ａおよ
び９Ｂ： コンタクトホール第２図
タクトホール用マスクパターン工程のため、コンタクト
マスク層のフォトレジスト層の直接光を透過して透過面
積が極少なコンタクトマスクパターンを形成する代りに
コンタクトマスクの極性を反転させることによって、マ
スクパターンの縁で発生でき得る光の干渉及び散乱現象
を極少にさせて結局微細な面積のマスクパターンは著し
く望ましい解像度水準まで向上させるようになる。また
、本発明に用いられた低感度特性を有するＳＯＧ薄膜は
平坦化効果が優れているために、最上層に在るフォトレ
ジストパターン化作業時、段差によるコンタクトホール
位置別の臨界寸法（ＣＤ）値の誤差による問題点を完全
に解決することができる。従って、本発明は６４Ｍクラ
ス以上のＤＲＡＭの多層構造の半導体製造工程時に本技
術が必要となるため大きい効果を期待することができる
ようにな第１図は本発明によるコンタクトホール用パタ
ーン形成のためのマスクパターン工程を説明するための
シリコン基板断面図。 第２図は第１図の構造上に窒化膜、ＳＯＧ薄膜および第
１フォトレジスト層を形成した断面図。 第３図は第２図の構造で２次パターンを形成した状態の
断面図。 第４図は第３図の工程後に全体構造上に第２７オト１／
シスト層を形成した断面図。 第５図は上記第２フォトレジスト層を上記ＳＯＧ薄膜の
上部が露出されるまでエツチングした状態の断面図。 第６図は上記第２フォトレジスト層にコンタク１〜ホー
ル用のマスクパターンを形成した状態の断面図。 ※ 面の主要部分に対する符号の 明※第 １ 図 １： シリコン基板（または導電層） ２Ａおよび２Ｂ＝ １次パターン ３； 絶縁層 ４： 窒化膜層 ５：５ＯＧ ６および７： 第１および第２フオトレジスト層８：
コンテクト領域 ８Ａニ コンタクトホーＩし用マスクパターン９Ａおよ
び９Ｂ： コンタクトホール第２図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の上部の一部に互いに離隔されて形成さ
れた所定の１次パターンの間に位置したコンタクト領域
にコンタクトホールを形成するための高集積半導体素子
用マスクパターン形成方法において、 上記半導体基板の上部および１次パターンの上部に絶縁
層を沈着する段階と、 上記絶縁層の上部にエッチング停止層の窒化膜層を沈着
する段階と、 上記窒化膜層の上部に所定の厚さのＳＯＧ薄膜を形成す
る段階と、 上記ＳＯＧ薄膜を所定の温度および時間で熱処理して焼
成工程を行う段階と、 上記熱処理されたＳＯＧ薄膜の上部に第１フォトレジス
ト層を形成する段階と、 上記第１フォトレジスト層およびＳＯＧ薄膜の一部をエ
ッチングし、上記１次パターンの間に位置する窒化膜上
部にＳＯＧ薄膜および第１フォトレジスト層を包含する
２次パターンを形成する段階と、 上記２次パターン用ＳＯＧ薄膜上部の第１フォトレジス
ト層を除去する段階と、 上記ＳＯＧ薄膜を包含する全体の構造表面上に第２フォ
トレジスト層を沈着する段階と、 上記ＳＯＧ薄膜の上部が露出されるまで上記第２フォト
レジスト層を全面エッチングして硬化させる段階と、上
記コンタクト領域の窒化膜上部の一部が露出されるよう
に上記上部が露出されたＳＯＧ薄膜を所定のエッチング
溶液に浸漬することによって除去し、上記第２フォトレ
ジスト層のコンタクト領域にコンタクトホール用のマス
クパターンを形成し、それによって、上記コンタクトホ
ール用マスクパターンに沿って上記露出された窒化膜の
一部およびその下の絶縁層を順次にエッチングして上記
１次パターン間のコンタクト領域に精巧なコンタクトホ
ールを形成することを特徴とするコンクトホール用マス
クパターン形成方法。 ２、第１項において、 上記半導体基板はシリコン基板であることを特徴とする
コンタクトホール用マスクパターン形成方法。 ３、第１項において、 上記絶縁層はＢＰＳＧであることを特徴とするコンタク
トホール用マスクパターン形成方法。 ４、第１項において、 上記絶縁層はＰＳＧを包含することを特徴とするコンタ
クトホール用マスクパターン形成方法。 ５、第１項において、 上記ＳＯＧ薄膜を熱処理して焼成工程を行う段階は、ホ
ットプレート内で２００℃の温度で１分間の熱処理をす
ることを特徴とするコンタクトホール用マスクパターン
形成方法。 ６、第１項において、 上記ＳＯＧ薄膜を熱処理して焼成工程を行う段階は、対
流オーブン内で２００℃の温度で３０分間の熱処理をす
る段階を包含することを特徴とするコンタクトホール用
マスクパターン形成方法。 ７、第１項において、 上記２次パターンを形成する段階は、 上記ＳＯＧ薄膜の一部が露出されるように上記コンタク
ト領域に位置する上記ＳＯＧ薄膜上部の第１フォトレジ
スト層の一部だけ残して余りの第１フォトレジスト層を
除去する段階と、上記コンタクト領域の上部以外の露出
されたＳＯＧ薄膜をエッチングする段階とを含むことを
特徴とするコンタクトホール用マスクパターン形成方法
。 ８、第７項において、 上記露出されたＳＯＧ薄膜をエッチングする段階は、Ｃ
ＨＦ、ＣＦ＋Ｏ＿２またはＣＨＦ＋Ｏ＿２の弗素ガスを
雰囲気ガスとして用いてドライエッチングすることを特
徴とするコンタクトホール用マスクパターン形成方法。 ９、第１項において、 上記の上部が露出されたＳＯＧ薄膜を除去して第２フォ
トレジスト層にコンタクトホール用マスクパターンを形
成する段階は、 上記の上部が露出されたＳＯＧ薄膜を５０：１のＮＨ＿
４ＯＨ；ＨＦ、または０．３ＮｉｋＯＨまたは１０：１
の脱イオン水：ＨＦエッチング溶液中の何れかの溶液に
所定の時間を通じて浸漬して除去することによって形成
されることを特徴とするコンタクトホール用マスクパタ
ーン形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890017555A KR920010129B1 (ko) | 1989-11-30 | 1989-11-30 | 콘택홀의 패턴형성방법 |
| KR89-17555 | 1989-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240231A true JPH03240231A (ja) | 1991-10-25 |
| JPH0722163B2 JPH0722163B2 (ja) | 1995-03-08 |
Family
ID=19292324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341157A Expired - Lifetime JPH0722163B2 (ja) | 1989-11-30 | 1990-11-29 | コンタクトホール用マスクパターン形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5157002A (ja) |
| JP (1) | JPH0722163B2 (ja) |
| KR (1) | KR920010129B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298463A (en) * | 1991-08-30 | 1994-03-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer using a contact etch stop |
| US5723381A (en) * | 1995-09-27 | 1998-03-03 | Siemens Aktiengesellschaft | Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud |
| TW352471B (en) * | 1997-09-20 | 1999-02-11 | United Microelectronics Corp | Method for preventing B-P-Si glass from subsiding |
| US6235545B1 (en) | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Methods of treating regions of substantially upright silicon-comprising structures, method of treating silicon-comprising emitter structures, methods of forming field emission display devices, and cathode assemblies |
| US6358856B1 (en) * | 2000-11-21 | 2002-03-19 | Advanced Micro Devices, Inc. | Bright field image reversal for contact hole patterning |
| US6506673B2 (en) * | 2001-06-11 | 2003-01-14 | Agere Systems Guardian Corp. | Method of forming a reverse gate structure with a spin on glass process |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220952A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置の製造方法 |
| US4764484A (en) * | 1987-10-08 | 1988-08-16 | Standard Microsystems Corporation | Method for fabricating self-aligned, conformal metallization of semiconductor wafer |
| JP2680358B2 (ja) * | 1988-07-20 | 1997-11-19 | 株式会社東芝 | 半導体素子の製造方法 |
| IT1225624B (it) * | 1988-10-20 | 1990-11-22 | Sgs Thomson Microelectronics | Procedimento per formare contatti metallo-semiconduttore autoallineatiin dispositivi integrati contenenti strutture misfet |
-
1989
- 1989-11-30 KR KR1019890017555A patent/KR920010129B1/ko not_active Expired
-
1990
- 1990-11-28 US US07/619,033 patent/US5157002A/en not_active Expired - Lifetime
- 1990-11-29 JP JP2341157A patent/JPH0722163B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5157002A (en) | 1992-10-20 |
| KR910010644A (ko) | 1991-06-29 |
| KR920010129B1 (ko) | 1992-11-16 |
| JPH0722163B2 (ja) | 1995-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4707218A (en) | Lithographic image size reduction | |
| US5906911A (en) | Process of forming a dual damascene structure in a single photoresist film | |
| US5670423A (en) | Method for using disposable hard mask for gate critical dimension control | |
| US6242344B1 (en) | Tri-layer resist method for dual damascene process | |
| US4657629A (en) | Bilevel resist process | |
| US4758305A (en) | Contact etch method | |
| TW200409234A (en) | Method for manufacturing semiconductor device | |
| KR100223329B1 (ko) | 반도체 소자의 미세 패턴 제조방법 | |
| JPH0588375A (ja) | レジストパタンの形成方法 | |
| US5922516A (en) | Bi-layer silylation process | |
| KR20010017089A (ko) | 반도체소자의 미세 패턴의 제조방법 | |
| US5157002A (en) | Method for forming a mask pattern for contact hole | |
| KR0140485B1 (ko) | 반도체소자의 미세패턴 제조방법 | |
| EP0825492A1 (en) | Method of treating a resist pattern on a semiconductor wafer | |
| KR100546158B1 (ko) | 반도체소자의 제조방법 | |
| KR0147492B1 (ko) | 미세패턴 형성을 위한 레지스트 패턴 형성 방법 | |
| KR100372652B1 (ko) | 반도체소자의미세콘택홀형성방법 | |
| KR0172522B1 (ko) | 미세 패턴 형성을 위한 레지스트 패턴 형성 방법 | |
| JP2001092152A (ja) | 半導体装置の製造方法 | |
| KR19990003882A (ko) | 반도체 장치의 미세 패턴 형성방법 | |
| KR930006133B1 (ko) | 모스소자의 콘택트홀 형성방법 | |
| KR950005263B1 (ko) | 반도체장치의 미세패턴형성방법 | |
| KR100198645B1 (ko) | 반도체 소자의 패턴 방법 | |
| KR20000045425A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| KR950012541B1 (ko) | 반도체 소자의 미세패턴 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080308 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 16 |