JPH0324088B2 - - Google Patents
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- Publication number
- JPH0324088B2 JPH0324088B2 JP56103192A JP10319281A JPH0324088B2 JP H0324088 B2 JPH0324088 B2 JP H0324088B2 JP 56103192 A JP56103192 A JP 56103192A JP 10319281 A JP10319281 A JP 10319281A JP H0324088 B2 JPH0324088 B2 JP H0324088B2
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- JP
- Japan
- Prior art keywords
- output
- input signal
- level
- time constant
- signal
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Description
【発明の詳細な説明】
本発明は、一定周期で到来する入力信号を予め
設定された可変時間だけ遅延させて出力する単安
定マルチバイブレータに関するものである。
設定された可変時間だけ遅延させて出力する単安
定マルチバイブレータに関するものである。
従来よりパルス信号の遅延手段として、単安定
マルチバイブレータ（以下モノマルチと略称す
る）が一般に用いられている。
マルチバイブレータ（以下モノマルチと略称す
る）が一般に用いられている。
第１図に従来のモノマルチ回路の回路図を、第
２図に第１図の回路における要部の信号波形を示
す。第１図において１はIC端子、２は時定数回
路、３はレベル検出器、４は基準電圧源、５は駆
動回路、６は制御回路、７は入力端である。時定
数回路２可変抵抗８、抵抗９、容量１０で構成さ
れる。レベル検出器３はトランジスタ１１〜１
４、抵抗１５，１６およびインバータ１７で構成
され、トランジスタ１１のベース電圧つまりIC
端子１の電圧V1が、トランジスタ１２のベース
電圧つまり基準電圧V0より高くなると、インバ
ータ１７の出力Ｓは論理的なＨ（ハイ）レベルに
なる。基準電圧源４は、抵抗１８，１９の分割比
で決まる電圧V0を出力する。制御回路６はRSフ
リツプフロツプ（以下RS−FFと略す）２０のみ
で構成され、そのＳ入力端子にはレベル検出器３
の出力Ｓが、Ｒ入力端子には遅延されるべき入力
信号INが接続され、その出力Ｑは次段の駆動回
路５に印加される。駆動回路５は抵抗２１，２２
とトランジスタ２３で構成されている。出力端２
４には信号Ｑが接続されている。
２図に第１図の回路における要部の信号波形を示
す。第１図において１はIC端子、２は時定数回
路、３はレベル検出器、４は基準電圧源、５は駆
動回路、６は制御回路、７は入力端である。時定
数回路２可変抵抗８、抵抗９、容量１０で構成さ
れる。レベル検出器３はトランジスタ１１〜１
４、抵抗１５，１６およびインバータ１７で構成
され、トランジスタ１１のベース電圧つまりIC
端子１の電圧V1が、トランジスタ１２のベース
電圧つまり基準電圧V0より高くなると、インバ
ータ１７の出力Ｓは論理的なＨ（ハイ）レベルに
なる。基準電圧源４は、抵抗１８，１９の分割比
で決まる電圧V0を出力する。制御回路６はRSフ
リツプフロツプ（以下RS−FFと略す）２０のみ
で構成され、そのＳ入力端子にはレベル検出器３
の出力Ｓが、Ｒ入力端子には遅延されるべき入力
信号INが接続され、その出力Ｑは次段の駆動回
路５に印加される。駆動回路５は抵抗２１，２２
とトランジスタ２３で構成されている。出力端２
４には信号Ｑが接続されている。
次に第１図、第２図を参照して動作を説明す
る。まず入力信号INが印加されていない定常時
にはRS−FF２０はセツト状態にあり、したがつ
てその出力Ｑは第２図ｂに示されるようにＨレベ
ルに、またトランジスタ２３はオン状態にあり、
端子電圧V1は第２図ｄに示されるように、Ｌ（ロ
ー）レベルにある。今、入力信号INが入力端７
に印加されると、RS−FF２０はリセツト状態と
なり出力ＱはＬレベルになり、トランジスタ２３
はオフ状態となり、この結果、端子電圧V1は時
定数回路２により定まる時定数に従つて徐々に上
昇していく。
る。まず入力信号INが印加されていない定常時
にはRS−FF２０はセツト状態にあり、したがつ
てその出力Ｑは第２図ｂに示されるようにＨレベ
ルに、またトランジスタ２３はオン状態にあり、
端子電圧V1は第２図ｄに示されるように、Ｌ（ロ
ー）レベルにある。今、入力信号INが入力端７
に印加されると、RS−FF２０はリセツト状態と
なり出力ＱはＬレベルになり、トランジスタ２３
はオフ状態となり、この結果、端子電圧V1は時
定数回路２により定まる時定数に従つて徐々に上
昇していく。
端子電圧V1が或る基準電圧V0に達すると、レ
ベル検出器３の出力Ｓは第２図ｃに見られるよう
にＬレベルからＨレベルに反転し、RS−FF２０
をセツト状態に再び戻す。この結果、トランジス
タ２３はオンになり、端子電圧V1はＬレベルに、
従つて信号ＳもＬレベルに戻る。このとき一般
に、端子７に入力信号INが印加された時点から
出力端２４に出力が生じるまでのパルス遅延量
TDは入力信号INの周期T0より短かく設定され、
このときの各部信号の動作波形は第２図の状態Ａ
において示される。
ベル検出器３の出力Ｓは第２図ｃに見られるよう
にＬレベルからＨレベルに反転し、RS−FF２０
をセツト状態に再び戻す。この結果、トランジス
タ２３はオンになり、端子電圧V1はＬレベルに、
従つて信号ＳもＬレベルに戻る。このとき一般
に、端子７に入力信号INが印加された時点から
出力端２４に出力が生じるまでのパルス遅延量
TDは入力信号INの周期T0より短かく設定され、
このときの各部信号の動作波形は第２図の状態Ａ
において示される。
ところが第１図の回路で、可変抵抗８を変化さ
せ抵抗値を大きくしていくと、遅延量TDは徐々
に大きくなり、ついには第２図の状態Ｂにおいて
示されるように入力信号INの周期T0以上に達し、
遅延位相は360゜以上となる。この状態では入力信
号INは分周され、出力端２４における出力Ｑの
周波数は変化してしまう。また遅延量TDが、周
期T0よりわずかに短かく設定され、容量１０の
電荷がトランジスタ２３のオン抵抗のため瞬時放
電ができなく、端子電圧V1が降下している途中
で入力信号INが印加される場合も、同様に所望
遅延量が得られない。すなわち第３図に示される
様に、入力信号INのイによりRS−FF２０はリセ
ツト状態に反転し、端子電圧V1はＬレベルに達
する前に、再び上昇し始める。この結果、設定遅
延量TDに達する以前に端子電圧V1は基準電圧V0
に達し、その出力Ｑの遅延量TD′は設定値と大き
く異なる値となる。さらに次の入力信号INのロ
により、出力Ｑの遅延量は設定値TDとなるが、
次の入力信号INのハによる遅延量は短かくTD′と
なる。つまり２種類の遅延量TDとTD′を繰返し出
力することになり、安定な遅延は望めない。
せ抵抗値を大きくしていくと、遅延量TDは徐々
に大きくなり、ついには第２図の状態Ｂにおいて
示されるように入力信号INの周期T0以上に達し、
遅延位相は360゜以上となる。この状態では入力信
号INは分周され、出力端２４における出力Ｑの
周波数は変化してしまう。また遅延量TDが、周
期T0よりわずかに短かく設定され、容量１０の
電荷がトランジスタ２３のオン抵抗のため瞬時放
電ができなく、端子電圧V1が降下している途中
で入力信号INが印加される場合も、同様に所望
遅延量が得られない。すなわち第３図に示される
様に、入力信号INのイによりRS−FF２０はリセ
ツト状態に反転し、端子電圧V1はＬレベルに達
する前に、再び上昇し始める。この結果、設定遅
延量TDに達する以前に端子電圧V1は基準電圧V0
に達し、その出力Ｑの遅延量TD′は設定値と大き
く異なる値となる。さらに次の入力信号INのロ
により、出力Ｑの遅延量は設定値TDとなるが、
次の入力信号INのハによる遅延量は短かくTD′と
なる。つまり２種類の遅延量TDとTD′を繰返し出
力することになり、安定な遅延は望めない。
以上の様に設定遅延量TDが入力信号の周期T0
に近づくと出力信号Ｑはその遅延時間が不安定と
なり、さらに設定遅延量TDを大きくすると遂に
は入力信号INを分周してしまう。このため設計
時には遅延量TDの設定可変幅を狭くして、上述
のような誤動作を招かぬようにする必要があつ
た。さらに可変抵抗８や容量１０の絶対値のばら
つきなどにより、実際に確保できる遅延時間の可
変幅は、入力信号の一周期を360度とした場合、
約220度にするのが限度であつた。ところが実際
のモノマルチでは、300度以上の可変幅を必要と
する使用方法が多く、これを満足するためのモノ
マルチ回路の改善にこれまで苦慮していた。たと
えばVTRのトラツキング可変幅や信号発生器な
どの遅延幅などが300度以上を必要とする場合で
ある。
に近づくと出力信号Ｑはその遅延時間が不安定と
なり、さらに設定遅延量TDを大きくすると遂に
は入力信号INを分周してしまう。このため設計
時には遅延量TDの設定可変幅を狭くして、上述
のような誤動作を招かぬようにする必要があつ
た。さらに可変抵抗８や容量１０の絶対値のばら
つきなどにより、実際に確保できる遅延時間の可
変幅は、入力信号の一周期を360度とした場合、
約220度にするのが限度であつた。ところが実際
のモノマルチでは、300度以上の可変幅を必要と
する使用方法が多く、これを満足するためのモノ
マルチ回路の改善にこれまで苦慮していた。たと
えばVTRのトラツキング可変幅や信号発生器な
どの遅延幅などが300度以上を必要とする場合で
ある。
本発明の目的は、上記した従来技術の欠点をな
くして、遅延量の設定可変幅をほぼ入力信号の一
周期にわたつて確保できると共に、IC化にも適
したモノマルチを提供することにある。
くして、遅延量の設定可変幅をほぼ入力信号の一
周期にわたつて確保できると共に、IC化にも適
したモノマルチを提供することにある。
本発明は、入力信号が印加されたときのモノマ
ルチの状態を検出し、その検出状態により時定数
回路を適切に制御駆動し、モノマルチ出力と入力
信号の論理演算出力を遅延とすることにより、遅
延出力が入力信号の一周期以上にはなり得ないよ
うにした点に特徴がある。
ルチの状態を検出し、その検出状態により時定数
回路を適切に制御駆動し、モノマルチ出力と入力
信号の論理演算出力を遅延とすることにより、遅
延出力が入力信号の一周期以上にはなり得ないよ
うにした点に特徴がある。
本発明の一実施例を第４図にブロツク図で示
し、同図の回路動作時の要部の信号波形を第５図
に示す。第４図において第１図におけるのと同一
機能のものは同一番号を付してある。
し、同図の回路動作時の要部の信号波形を第５図
に示す。第４図において第１図におけるのと同一
機能のものは同一番号を付してある。
ここで２５はレベル検出器であり、制御回路６
はRS−FF２０，Ｄ−FF２６，AND２７，
NAND２８〜３０およびインバータ３１，３２
で構成される。次に第４図、第５図を参照して動
作を説明する。
はRS−FF２０，Ｄ−FF２６，AND２７，
NAND２８〜３０およびインバータ３１，３２
で構成される。次に第４図、第５図を参照して動
作を説明する。
まず入力信号INの印加されていない定常時に
は、モノマルチとしての動作は安定状態にあり、
RS−FF２０はセツト状態に、Ｄ−FF２６のＱ
出力はＨレベルに、出力はＬレベルにある。こ
のときNAND２９の入力は入力信号INがＬレベ
ルであることよりＨレベルである。またRS−FF
２０はセツト状態であり、その出力はＬレベル
にある。したがつてNAND３０の出力Ｂは第５
図ｆにみられるようにＨレベルにあり、したがつ
て駆動回路５によりIC端子１の端子電圧Ｖ１は
第５図ｈにみられるようにＬレベルにある。レベ
ル検出器３，２５の出力は共にＬレベルにある。
は、モノマルチとしての動作は安定状態にあり、
RS−FF２０はセツト状態に、Ｄ−FF２６のＱ
出力はＨレベルに、出力はＬレベルにある。こ
のときNAND２９の入力は入力信号INがＬレベ
ルであることよりＨレベルである。またRS−FF
２０はセツト状態であり、その出力はＬレベル
にある。したがつてNAND３０の出力Ｂは第５
図ｆにみられるようにＨレベルにあり、したがつ
て駆動回路５によりIC端子１の端子電圧Ｖ１は
第５図ｈにみられるようにＬレベルにある。レベ
ル検出器３，２５の出力は共にＬレベルにある。
まず第５図の状態Ａのように遅延量TDが信号
周期T0より短い場合を説明する。上記の定常状
態より入力信号INが、印加されると、AND２７
の出力Ｒは第５図ｃに示すように、Ｈレベルとな
り、RS−FF２０はリセツト状態になる。同時に
Ｄ−FF２６はインバータ３２のＨレベル出力Ｄ
（第５図ｂ参照）を取り込み、その出力はＬレ
ベルを維持する。したがつてNAND２９の出力
はＨレベルを維持し続けるが、RS−FF２０の
出力はＨレベルに反転することにより、NAND
３０の出力Ｂは第５図ｆに示すようにＬレベルと
なる。この結果、駆動回路５の出力は開放状態と
なり、端子電圧Ｖ１は第５図ｈに示すように上昇
し始める。
周期T0より短い場合を説明する。上記の定常状
態より入力信号INが、印加されると、AND２７
の出力Ｒは第５図ｃに示すように、Ｈレベルとな
り、RS−FF２０はリセツト状態になる。同時に
Ｄ−FF２６はインバータ３２のＨレベル出力Ｄ
（第５図ｂ参照）を取り込み、その出力はＬレ
ベルを維持する。したがつてNAND２９の出力
はＨレベルを維持し続けるが、RS−FF２０の
出力はＨレベルに反転することにより、NAND
３０の出力Ｂは第５図ｆに示すようにＬレベルと
なる。この結果、駆動回路５の出力は開放状態と
なり、端子電圧Ｖ１は第５図ｈに示すように上昇
し始める。
ここでレベル検出器３，２５には基準電圧源４
より相対的に高い基準電圧VOHと相対的に低い
基準電圧VOLが印加されている。端子電圧Ｖ１
の上昇後間もなくＶ１が低い基準電圧VOLに達
すると、レベル検出器２５の出力はＨレベルにな
り、インバータ３２の出力Ｄを第５図ｂに示すよ
うにＬレベルに反転する。
より相対的に高い基準電圧VOHと相対的に低い
基準電圧VOLが印加されている。端子電圧Ｖ１
の上昇後間もなくＶ１が低い基準電圧VOLに達
すると、レベル検出器２５の出力はＨレベルにな
り、インバータ３２の出力Ｄを第５図ｂに示すよ
うにＬレベルに反転する。
さらに端子電圧Ｖ１が上昇し、高い基準電圧
VOHに達すると、レベル検出器３の出力つまり
RS−FF２０のＳ入力は第５図ｄに示すようにＨ
レベルとなり、RS−FF２０はセツトされ、その
Ｑ出力Ａは第５図ｅに示すようにＨレベルに、
出力をＬレベルに反転する。この結果、NAND
３０はその出力ＢをＬレベルからＨレベルに反転
し、第５図ｆに示すように出力する。この結果、
駆動回路５により再び端子電圧Ｖ１は第５図ｈに
みられるように、Ｌレベルとなる。このときRS
−FF２０の出力と、インバータ３１により反
転された入力信号INとをNAND２８に入力し、
その出力信号OUT（第５図ｇ参照）が出力端２４
に接続されている。
VOHに達すると、レベル検出器３の出力つまり
RS−FF２０のＳ入力は第５図ｄに示すようにＨ
レベルとなり、RS−FF２０はセツトされ、その
Ｑ出力Ａは第５図ｅに示すようにＨレベルに、
出力をＬレベルに反転する。この結果、NAND
３０はその出力ＢをＬレベルからＨレベルに反転
し、第５図ｆに示すように出力する。この結果、
駆動回路５により再び端子電圧Ｖ１は第５図ｈに
みられるように、Ｌレベルとなる。このときRS
−FF２０の出力と、インバータ３１により反
転された入力信号INとをNAND２８に入力し、
その出力信号OUT（第５図ｇ参照）が出力端２４
に接続されている。
次に遅延量TDが信号周期T0より長く設定され
た状態すなわち第５図Ｂの状態を説明する。この
状態では、端子電圧Ｖ１が高い基準電圧VOHに
達する以前に、次の入力信号INが印加される。
つまりレベル検出器３の出力は常にＬレベルであ
り、RS−FF２０はセツト状態に反転することが
ない。このためRS−FF２０はリセツト状態を持
続し、Ｄ−FF２６はインバータ３２のＬレベル
出力を取り込んでいる。つまりNAND２９の一
方の入力はＨレベルであり、他方の入力には入力
信号INが接続されている。したがつてNAND２
９の出力には入力信号INが反転されて出力され
ることになり、この出力はNAND３０を介して
出力Ｂとなり駆動回路５に入力される。
た状態すなわち第５図Ｂの状態を説明する。この
状態では、端子電圧Ｖ１が高い基準電圧VOHに
達する以前に、次の入力信号INが印加される。
つまりレベル検出器３の出力は常にＬレベルであ
り、RS−FF２０はセツト状態に反転することが
ない。このためRS−FF２０はリセツト状態を持
続し、Ｄ−FF２６はインバータ３２のＬレベル
出力を取り込んでいる。つまりNAND２９の一
方の入力はＨレベルであり、他方の入力には入力
信号INが接続されている。したがつてNAND２
９の出力には入力信号INが反転されて出力され
ることになり、この出力はNAND３０を介して
出力Ｂとなり駆動回路５に入力される。
この結果、端子電圧Ｖ１は高い基準電圧VOH
に達する前に、次の入力信号INにより一度Ｌレ
ベルまで下降し、次に入力信号INがＬレベルに
反転すると同時に再び上昇し始める。このとき入
力信号INのパルス幅は、端子電圧Ｖ１が十分Ｌ
レベルに達するように選定する。
に達する前に、次の入力信号INにより一度Ｌレ
ベルまで下降し、次に入力信号INがＬレベルに
反転すると同時に再び上昇し始める。このとき入
力信号INのパルス幅は、端子電圧Ｖ１が十分Ｌ
レベルに達するように選定する。
一方、NAND２８には、インバータ３１の出
力つまり入力信号INの反転信号と、RS−FF２０
の出力が入力されている。このときRS−FF２
０のリセツト信号は入力されるが、それ以前より
RS−FF２０はリセツト状態にあり、したがつて
この出力はＨレベルにある。この結果、
NAND２８の出力つまり出力信号OUTには、入
力信号INと同様の波形が現れる。
力つまり入力信号INの反転信号と、RS−FF２０
の出力が入力されている。このときRS−FF２
０のリセツト信号は入力されるが、それ以前より
RS−FF２０はリセツト状態にあり、したがつて
この出力はＨレベルにある。この結果、
NAND２８の出力つまり出力信号OUTには、入
力信号INと同様の波形が現れる。
以上のように時定数回路２の時定数を変化させ
て、その遅延予定時間が一周期T0以上に及ぶ場
合にも第２図Ｂのようにその周波数が変わること
なく、入力信号INの立ち上がりに対する出力信
号OUTの立ち上がり位相を、最大遅延量360゜ま
で安定に遅延させることができる。
て、その遅延予定時間が一周期T0以上に及ぶ場
合にも第２図Ｂのようにその周波数が変わること
なく、入力信号INの立ち上がりに対する出力信
号OUTの立ち上がり位相を、最大遅延量360゜ま
で安定に遅延させることができる。
次に設定遅延量TDをほぼ周期Tpに等しく設定
した場合の波形図を第６図に示す。この状態で
は、入力信号INが印加される直前に端子電圧Ｖ
１は第６図ｈにみられるように高い基準電圧
VOHに達し、レベル検出器３からＳ信号が出力
され、従つてRS−FF２０は一旦セツトされる。
この結果、RS−FF２０の出力はＬレベルに、
NAND３０の出力ＢはＨレベルとなる。従つて
その後、端子電圧Ｖ１が低下して低い基準電圧
VOLに達する以前、つまりインバータ３２の出
力ＤがＬレベルの期間内（第６図ｂ参照）に、次
の入力信号INが印加される。このときＤ−FF２
６はＬレベルを取り込むが、AND２７の出力Ｒ
（第６図ｃ参照）はＬレベルを維持する。つまり
RS−FF２０はセツト状態を維持し、Ｄ−FF２
６の出力はＨレベルを維持する。その直後、端
子電圧Ｖ１が更に低下して低い基準電圧VOLに
達すると、インバータ３２の出力Ｄは第６図ｂに
みられるようにＨレベルに変化し、入力信号IN
もＨレベルであることにより、信号Ｒも同じく第
６図ｃにみられるようにＨレベルとなり、RS−
FF２０はリセツトされる。
した場合の波形図を第６図に示す。この状態で
は、入力信号INが印加される直前に端子電圧Ｖ
１は第６図ｈにみられるように高い基準電圧
VOHに達し、レベル検出器３からＳ信号が出力
され、従つてRS−FF２０は一旦セツトされる。
この結果、RS−FF２０の出力はＬレベルに、
NAND３０の出力ＢはＨレベルとなる。従つて
その後、端子電圧Ｖ１が低下して低い基準電圧
VOLに達する以前、つまりインバータ３２の出
力ＤがＬレベルの期間内（第６図ｂ参照）に、次
の入力信号INが印加される。このときＤ−FF２
６はＬレベルを取り込むが、AND２７の出力Ｒ
（第６図ｃ参照）はＬレベルを維持する。つまり
RS−FF２０はセツト状態を維持し、Ｄ−FF２
６の出力はＨレベルを維持する。その直後、端
子電圧Ｖ１が更に低下して低い基準電圧VOLに
達すると、インバータ３２の出力Ｄは第６図ｂに
みられるようにＨレベルに変化し、入力信号IN
もＨレベルであることにより、信号Ｒも同じく第
６図ｃにみられるようにＨレベルとなり、RS−
FF２０はリセツトされる。
つまりRS−FF２０の出力はＬレベルに反転
する。このときNAND２９の入力はＤ−FF２６
の出力がＨレベル、入力信号INがＨレベルで
あり、従つてNAND２９の出力はＬレベルであ
る。つまりRS−FF２０の出力がＨレベルに反
転しても、NAND２９のＬレベルにより、
NAND３０の出力ＢはＨレベルを維持する。こ
のときNAND３０の出力Ｂは第６図ｆに示すよ
うに、端子電圧Ｖ１が高い基準電圧VOHに達し
てから、入力信号INの立ち下がり端までＨレベ
ルを持続する。これにより端子電圧Ｖ１は十分に
Ｌレベルに達することができ、安定な作動を繰り
返す。
する。このときNAND２９の入力はＤ−FF２６
の出力がＨレベル、入力信号INがＨレベルで
あり、従つてNAND２９の出力はＬレベルであ
る。つまりRS−FF２０の出力がＨレベルに反
転しても、NAND２９のＬレベルにより、
NAND３０の出力ＢはＨレベルを維持する。こ
のときNAND３０の出力Ｂは第６図ｆに示すよ
うに、端子電圧Ｖ１が高い基準電圧VOHに達し
てから、入力信号INの立ち下がり端までＨレベ
ルを持続する。これにより端子電圧Ｖ１は十分に
Ｌレベルに達することができ、安定な作動を繰り
返す。
以上のように遅延時間TDが一周期T0に近づい
た場合にも第３図のように遅延時間が変化するこ
となく、安定に周期T0より少し短い遅延量TDを
確保することができる。このとき出力信号OUT
（第６図ｇ）はNAND３０の出力Ｂ（第６図ｆ）
と同一波形となる。
た場合にも第３図のように遅延時間が変化するこ
となく、安定に周期T0より少し短い遅延量TDを
確保することができる。このとき出力信号OUT
（第６図ｇ）はNAND３０の出力Ｂ（第６図ｆ）
と同一波形となる。
また第５図の波形図においても出力信号OUT
の立ち上がりと信号Ｂの立ち上がりの位相は全く
等しく、従つて駆動回路５に供給する信号Ｂを出
力信号としても良い。
の立ち上がりと信号Ｂの立ち上がりの位相は全く
等しく、従つて駆動回路５に供給する信号Ｂを出
力信号としても良い。
以上の様に、時定数が大きくなり、設定パルス
幅が入力信号INの周期Toより長くあるいはほぼ
等しく設定されても、出力信号OUTは入力信号
INを分周することなく、その遅延量TDは周期To
より大きくなることはなく、安定に動作する。
幅が入力信号INの周期Toより長くあるいはほぼ
等しく設定されても、出力信号OUTは入力信号
INを分周することなく、その遅延量TDは周期To
より大きくなることはなく、安定に動作する。
以上のように本発明によれば、従来技術のよう
に時定数を大きく設定した時の回路動作の不安定
さや分周などの誤動作を招くことなく、安定に入
力信号の遅延量をその一周期まで長くすることが
できる。また少ない素子数、簡単な構成であり、
IC化に適した回路である。
に時定数を大きく設定した時の回路動作の不安定
さや分周などの誤動作を招くことなく、安定に入
力信号の遅延量をその一周期まで長くすることが
できる。また少ない素子数、簡単な構成であり、
IC化に適した回路である。
本発明のモノマルチを、特にVTRのトラツキ
ング調整回路用いることにより、トラツキング可
変幅を従来の1.5倍も拡大することができ、いか
なるテープもほぼトラツキングを合わせることが
可能となり、製品互換性を大きく向上することが
できる。
ング調整回路用いることにより、トラツキング可
変幅を従来の1.5倍も拡大することができ、いか
なるテープもほぼトラツキングを合わせることが
可能となり、製品互換性を大きく向上することが
できる。
第１図は従来の単安定マルチバイブレータの回
路を示す回路図、第２図は第１図の回路の或る動
作状態における要部の信号波形を示す波形図、第
３図は同じく第１図の回路の他の動作状態におけ
る要部の信号波形を示す波形図、第４図は本発明
の一実施例を示す回路図、第５図は第４図の回路
の或る動作状態における要部の信号波形を示す波
形図、第６図は第４図の回路の他の動作状態にお
ける要部の信号波形を示す波形図、である。 符号説明、２……時定数回路、３，２５……レ
ベル検出器、４……基準電圧源、６……制御回
路、２０……RS−FF、２６……Ｄ−FF。
路を示す回路図、第２図は第１図の回路の或る動
作状態における要部の信号波形を示す波形図、第
３図は同じく第１図の回路の他の動作状態におけ
る要部の信号波形を示す波形図、第４図は本発明
の一実施例を示す回路図、第５図は第４図の回路
の或る動作状態における要部の信号波形を示す波
形図、第６図は第４図の回路の他の動作状態にお
ける要部の信号波形を示す波形図、である。 符号説明、２……時定数回路、３，２５……レ
ベル検出器、４……基準電圧源、６……制御回
路、２０……RS−FF、２６……Ｄ−FF。
Claims (1)
- 【特許請求の範囲】 １ 一定周期で到来する入力信号を所定時間遅延
させた後出力する単安定マルチバイブレータであ
つて、 駆動されたとき、予め設定された時定数に従つ
て変化する電圧を出力して遅延時間を指定する時
定数回路と、該時定数回路からの出力電圧のレベ
ルを検出するレベル検出手段と、制御信号がない
とき前記時定数回路を駆動する駆動手段と、 前記レベル検出手段の検出出力を保持する回路
を有し、 前記時定数回路の時定数を前記入力信号の到来
周期より短く設定したときは、前記保持回路の出
力により前記制御信号を発生し、前記入力信号の
到来により前記制御信号を停止し、 前記時定数回路の時定数を前記入力信号の到来
周期にほぼ近接するように設定したときは、前記
保持回路の出力により前記制御信号を発生し、入
力信号到来時に前記レベル検出手段の出力の制御
のもと前記入力信号により前記制御信号の発生を
継続し、前記入力信号がなくなると前記制御信号
を停止し、 前記時定数回路の時定数を前記入力信号の到来
周期より長く設定したときは、前記レベル検出手
段の出力の制御のもと前記入力信号により前記制
御信号を発生し、前記入力信号がなくなると前記
制御信号を停止する状態制御手段と、 から成ることを特徴とする単安定マルチバイブレ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103192A JPS586619A (ja) | 1981-07-03 | 1981-07-03 | 単安定マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103192A JPS586619A (ja) | 1981-07-03 | 1981-07-03 | 単安定マルチバイブレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586619A JPS586619A (ja) | 1983-01-14 |
| JPH0324088B2 true JPH0324088B2 (ja) | 1991-04-02 |
Family
ID=14347646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56103192A Granted JPS586619A (ja) | 1981-07-03 | 1981-07-03 | 単安定マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586619A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129061A (ja) * | 1983-12-15 | 1985-07-10 | 堀川 次郎 | 周縁にウエーブを有するゴム製水泳帽の製造用金型装置 |
| JPH07142962A (ja) * | 1990-12-11 | 1995-06-02 | Hitachi Ltd | 単安定マルチバイブレータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141550A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Pulse expanding circuit |
-
1981
- 1981-07-03 JP JP56103192A patent/JPS586619A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586619A (ja) | 1983-01-14 |
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