JPS5854721A - 単安定マルチバイブレ−タ - Google Patents
単安定マルチバイブレ−タInfo
- Publication number
- JPS5854721A JPS5854721A JP56152225A JP15222581A JPS5854721A JP S5854721 A JPS5854721 A JP S5854721A JP 56152225 A JP56152225 A JP 56152225A JP 15222581 A JP15222581 A JP 15222581A JP S5854721 A JPS5854721 A JP S5854721A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- level
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、一定周期で到来する入力信号を予め設定され
た可変時間だけ遅延させて出力する単安定マルチバイブ
レータに関するものである。
た可変時間だけ遅延させて出力する単安定マルチバイブ
レータに関するものである。
従来よりパルス信号の遅延手段としで、単安定マルチバ
イブレータ（以後、モノマルチと略１′る）が、一般に
用いられている。
イブレータ（以後、モノマルチと略１′る）が、一般に
用いられている。
第１図に従来のモノマルチ回路の卜１路図を、第２図に
第１図の回路に；ｌ：ける要部の信号波形を示１−６第
１図において、１ばＩＣ端子、２は時定数回路、３はレ
ベル検出器、４け基準’［ｌ￥、川原、５は駆動回路、
６は制御回路、７は入力端、８は出力端である。
第１図の回路に；ｌ：ける要部の信号波形を示１−６第
１図において、１ばＩＣ端子、２は時定数回路、３はレ
ベル検出器、４け基準’［ｌ￥、川原、５は駆動回路、
６は制御回路、７は入力端、８は出力端である。
時定数回路２は、可変抵抗９、抵抗１０、容量１１で構
成される。レベル検出器３は、トランジスタ１２〜１５
、抵抗１．６ 、１７、インバータ１８で構成され、ト
ランジスタ１２のベース電圧つマリＩＣ端子１の電圧■
１がトランジスタ１３のベース電圧つまり基準電圧■０
より高くなると、インノマータ１８の出力Ｓは論理的な
Ｈ（）・イ）レベルになる。基準電圧源４は、抵抗１９
．２０の分割比で決まる基準電圧ＶＯを出力する。制御
回路６はＲＳフリップフロップ２１のみで構成され、そ
の８入力端にはレベル検出器３の出力Ｓが、几入力端に
は入力信号ＩＮが接続され、その出力Ｑは次段の駆動回
路５に印加される。駆動回路５は抵抗２２゜２３とトラ
ンジスタ２４で構成されている。出力端子８には、出力
信号ＯＵＴとして信号Ｑが接続されている。
成される。レベル検出器３は、トランジスタ１２〜１５
、抵抗１．６ 、１７、インバータ１８で構成され、ト
ランジスタ１２のベース電圧つマリＩＣ端子１の電圧■
１がトランジスタ１３のベース電圧つまり基準電圧■０
より高くなると、インノマータ１８の出力Ｓは論理的な
Ｈ（）・イ）レベルになる。基準電圧源４は、抵抗１９
．２０の分割比で決まる基準電圧ＶＯを出力する。制御
回路６はＲＳフリップフロップ２１のみで構成され、そ
の８入力端にはレベル検出器３の出力Ｓが、几入力端に
は入力信号ＩＮが接続され、その出力Ｑは次段の駆動回
路５に印加される。駆動回路５は抵抗２２゜２３とトラ
ンジスタ２４で構成されている。出力端子８には、出力
信号ＯＵＴとして信号Ｑが接続されている。
次に第１図、第２図を参照して動作を説明する。
定常時には、ＲＳフリップフロップ２１はセット状態に
あり、その信号ＱはＨレベルに、トランジスタ２４はオ
ン状態にあり、端子電圧ＶｌはＬ（ロウ）レベルにある
。今、入力信号ＩＮが入力端７に印加されると、ＲＳフ
リップフロップ２１はリセット状態となり信号ＱはＬｌ
、＞ベルに、トランジスタ２４はオフとなり、端子電圧
■１は、第２図に示すように、時定数回路２により定ま
る時定数に従って徐々に上昇してい（。端子電圧Ｖｌが
基準電圧■０に達すると、レベル検出器３の出力信号Ｓ
は、第２図に見られるように、■Ｊレベルから１ルベル
に反転しＲＳフリップフロップ２１をセット状態にし、
信号Ｑを■］レベルに転じるのでトランジスタ２４はオ
ンとなり端子電圧■１はＬレベル、信号ＳはＬレベルに
戻る。このとぎ、一般に第２図に示すパルス遅延量ＴＤ
は人力信号ＩＮの周期１゛０より短かく設定されており
、この関係は第２図の状態Ａで示される。
あり、その信号ＱはＨレベルに、トランジスタ２４はオ
ン状態にあり、端子電圧ＶｌはＬ（ロウ）レベルにある
。今、入力信号ＩＮが入力端７に印加されると、ＲＳフ
リップフロップ２１はリセット状態となり信号ＱはＬｌ
、＞ベルに、トランジスタ２４はオフとなり、端子電圧
■１は、第２図に示すように、時定数回路２により定ま
る時定数に従って徐々に上昇してい（。端子電圧Ｖｌが
基準電圧■０に達すると、レベル検出器３の出力信号Ｓ
は、第２図に見られるように、■Ｊレベルから１ルベル
に反転しＲＳフリップフロップ２１をセット状態にし、
信号Ｑを■］レベルに転じるのでトランジスタ２４はオ
ンとなり端子電圧■１はＬレベル、信号ＳはＬレベルに
戻る。このとぎ、一般に第２図に示すパルス遅延量ＴＤ
は人力信号ＩＮの周期１゛０より短かく設定されており
、この関係は第２図の状態Ａで示される。
どころが、第１図の回路で可変抵抗９の抵抗値を大きく
していくと、遅延ｔＴＤは大きくなり、ついには第２図
の状態Ｂにおいて示されるように。
していくと、遅延ｔＴＤは大きくなり、ついには第２図
の状態Ｂにおいて示されるように。
遅延量ＴＤが入力信号ＩＮの周期ＴＯを超えるようにな
る。この状態では、入力信号ＩＮは分周され、出力端８
における出力Ｑの周波数は変化してしまう。この分周動
作を防ぐには、設計時、抵抗９゜１０や容量１１の絶□
対値ばらつきなどをも考慮にいれて、遅延′ＩｊｋＴＤ
の可変幅を、入力信号ＩＮの周期を超えないよう、安全
率を見込んで少な目に設゛計しなければならなかった。
る。この状態では、入力信号ＩＮは分周され、出力端８
における出力Ｑの周波数は変化してしまう。この分周動
作を防ぐには、設計時、抵抗９゜１０や容量１１の絶□
対値ばらつきなどをも考慮にいれて、遅延′ＩｊｋＴＤ
の可変幅を、入力信号ＩＮの周期を超えないよう、安全
率を見込んで少な目に設゛計しなければならなかった。
しかし、実際には人力信号ＩＮの一周期ＴＯ付近まで目
いっばいの遅延幅を必要とする使用例は多く、かかる要
求を満足させるための改善が必要であった。例えばＶＴ
Ｒのトラッキングモノマルチの可変幅を広くするなどの
要求が上記の使用例にあたる。
いっばいの遅延幅を必要とする使用例は多く、かかる要
求を満足させるための改善が必要であった。例えばＶＴ
Ｒのトラッキングモノマルチの可変幅を広くするなどの
要求が上記の使用例にあたる。
本発明の目的は、上記した従来技術の欠点をな（して、
遅延量の設定可変幅をほぼ入力信号の一周期にわたって
確保できると共に、ＩＣ化にも適したモノマルチを提供
することにある。
遅延量の設定可変幅をほぼ入力信号の一周期にわたって
確保できると共に、ＩＣ化にも適したモノマルチを提供
することにある。
本発明は、入力信号と、モノマルチ出力との論理演算出
力を、遅延出力とし、さらに上記論理演算出力でモノマ
ルｆ、Ｒ定数回路を制御駆動することにより、遅延出力
信号が入力信号の一周期以上にわたって遅延することに
はなり得ないようにした点に特徴がある。
力を、遅延出力とし、さらに上記論理演算出力でモノマ
ルｆ、Ｒ定数回路を制御駆動することにより、遅延出力
信号が入力信号の一周期以上にわたって遅延することに
はなり得ないようにした点に特徴がある。
本発明の一実施例を第３図に示し、同図の回路動作時の
要部の信号波形を第４図に示す。第３図において第１図
におけるのと同一機能のものは、同一番号を付しである
。ここで、２５はＯＲ回路である。
要部の信号波形を第４図に示す。第３図において第１図
におけるのと同一機能のものは、同一番号を付しである
。ここで、２５はＯＲ回路である。
第３図、第４図を参照して動作を説明する。定常時には
、ＲＳフリップフロップ２１はセット状態にあり、信号
ＱはＨレベル、ＯＲ回路２５の出力ＯＵＴは、Ｈレベル
、信号電圧■１はＬレベルにある。入力信号ＩＮが入力
すると、Ｒ８フリップフロップ２１はリセット状態とな
り、信号ＱはＬレベルとなる。ＯＲ回路２５の入力側に
は、信号Ｑと入力信号ＩＮが接続されているので、この
とき信号ＯＵＴはＨレベルにあり、信号ＩＮの立下がり
で信号ＯＵＴもＬレベルになる。信号ＯＵＴがＬレベル
になると、トランジスタ２４はオフし、時定数回路２に
より、信号電圧■１の電圧は徐々に上昇する。■１が基
準電圧■０に達すれば、インバータ１８の出力はＬレベ
ルからＩ（レベルに反転し、Ｒ８フリップフロップ２１
はセット状態となり、信号ＱがＨレベルとなる。したが
ってＯＲ回路２５の出力はＬレベルからＨレベルとなり
、トランジスタ２４がオンとなり、信号■１はＬレベル
、インバータ１８の出力はＬレベルにそれぞれ戻る。
、ＲＳフリップフロップ２１はセット状態にあり、信号
ＱはＨレベル、ＯＲ回路２５の出力ＯＵＴは、Ｈレベル
、信号電圧■１はＬレベルにある。入力信号ＩＮが入力
すると、Ｒ８フリップフロップ２１はリセット状態とな
り、信号ＱはＬレベルとなる。ＯＲ回路２５の入力側に
は、信号Ｑと入力信号ＩＮが接続されているので、この
とき信号ＯＵＴはＨレベルにあり、信号ＩＮの立下がり
で信号ＯＵＴもＬレベルになる。信号ＯＵＴがＬレベル
になると、トランジスタ２４はオフし、時定数回路２に
より、信号電圧■１の電圧は徐々に上昇する。■１が基
準電圧■０に達すれば、インバータ１８の出力はＬレベ
ルからＩ（レベルに反転し、Ｒ８フリップフロップ２１
はセット状態となり、信号ＱがＨレベルとなる。したが
ってＯＲ回路２５の出力はＬレベルからＨレベルとなり
、トランジスタ２４がオンとなり、信号■１はＬレベル
、インバータ１８の出力はＬレベルにそれぞれ戻る。
次に可変抵抗９の抵抗値が大きくなり、遅延量′ｒＤが
信号周期ＴＯより長く設定された状態Ｂ（第４図）を説
明する。この状態では、次の入力信号ＩＮが入力された
とき、信号電圧ｖ１はまだ基準電圧Ｖｏに達していない
ため、ＲＳフリップフロップ２１はリセット状態のまま
で、信号ＱはＬレベルにある。しかし、ＯＲ回路２５の
出力には信号ＩＮがそのまま出力され、トランジスタ２
４をオンし、’ｔＪｔ圧Ｖ１は、信号ＩＮのパルス幅Δ
Ｔの期ＭＬレベルとなる。そして、信号ＩＮが立ち下が
るとトランジスタ２４はオフし、電圧ｖ１は徐々に上昇
する。
信号周期ＴＯより長く設定された状態Ｂ（第４図）を説
明する。この状態では、次の入力信号ＩＮが入力された
とき、信号電圧ｖ１はまだ基準電圧Ｖｏに達していない
ため、ＲＳフリップフロップ２１はリセット状態のまま
で、信号ＱはＬレベルにある。しかし、ＯＲ回路２５の
出力には信号ＩＮがそのまま出力され、トランジスタ２
４をオンし、’ｔＪｔ圧Ｖ１は、信号ＩＮのパルス幅Δ
Ｔの期ＭＬレベルとなる。そして、信号ＩＮが立ち下が
るとトランジスタ２４はオフし、電圧ｖ１は徐々に上昇
する。
このとき、出力ＯＵ’Ｉ’には、信号ＩＮがそのまま出
力されるので、第４図の出力ＯＵ Ｔに示すように、遅
延ｔＴＤは、（Ｔｏ−Δ１゛）となる。つまり、時定数
が大きくなり、パルス遅延幅が信号ＩＮの周期Ｔｏより
長く設定されても、出力信号ＯＵＴは信号ＩＮを分周す
ることなく、その遅延量ＴＤは、周期ＴＯより大きくな
ることはなく、安定に動作する。
力されるので、第４図の出力ＯＵ Ｔに示すように、遅
延ｔＴＤは、（Ｔｏ−Δ１゛）となる。つまり、時定数
が大きくなり、パルス遅延幅が信号ＩＮの周期Ｔｏより
長く設定されても、出力信号ＯＵＴは信号ＩＮを分周す
ることなく、その遅延量ＴＤは、周期ＴＯより大きくな
ることはなく、安定に動作する。
以上のように、本発明によれば従来技術のように、時定
数を大きくしたときに分周などの誤動作をすることなく
、安定に遅延量をほぼ一周期まで目いっばい長（するこ
とができる。また、少ない素子数、簡単な構成でありＩ
Ｃ化に適した回路である。
数を大きくしたときに分周などの誤動作をすることなく
、安定に遅延量をほぼ一周期まで目いっばい長（するこ
とができる。また、少ない素子数、簡単な構成でありＩ
Ｃ化に適した回路である。
第１図は従来のモノマルチ回路を示す回路図、第２図は
第１図の回路における要部の信号波形図、第３図は本発
明の一実施例を示す回路図、第４図は第３図の回路にお
ける要部の信号波形図である。 符号説明 ２・・・・・・時定数回路、３・・・・・・レベル検出
器、４・・・・・・基準電圧源、５・・・・・・駆動回
路、６・・・・・・制御回路、２１・・・・・・ＲＳフ
リップフロップ、２５・・・・・・ＯＲ回路 代理人 弁理士 並 木 昭 夫 第１図 第２図 Ｔ＾ 第３図 第４図 Ａ ３
第１図の回路における要部の信号波形図、第３図は本発
明の一実施例を示す回路図、第４図は第３図の回路にお
ける要部の信号波形図である。 符号説明 ２・・・・・・時定数回路、３・・・・・・レベル検出
器、４・・・・・・基準電圧源、５・・・・・・駆動回
路、６・・・・・・制御回路、２１・・・・・・ＲＳフ
リップフロップ、２５・・・・・・ＯＲ回路 代理人 弁理士 並 木 昭 夫 第１図 第２図 Ｔ＾ 第３図 第４図 Ａ ３
Claims (1)
- １）一定周期で到来する入力信号を所定時間遅延させた
後出力する単安定マルチバイブレータであって、駆動さ
れたどき、予め設定された時定数に従って変化する電圧
を出力して遅延時間を指定する時定数回路と、該時定数
回路からの出力電圧のレベルを検出するレベル検出手段
と、前記時定数回路を駆動する駆動手段と、前記レベル
検出手段からの検ＵＨｂ力と前記入力信号とにより前記
駆動手段の動作を制御する状態制御手段とから成り、該
状態制御手段の前記駆動手段に対する制御出力側に、該
状態制御手段の前記駆動手段に対する制御出力ならびに
前記入力信号を入力とする論理和回路を接続し、その論
理和出力をもって前記駆動手段を駆動すると共に、該論
理和出力から所定時間遅延した単安定マルチバイブレー
タの出力を得るようにしたことを特徴とする単安定マル
チバイブレータ。」方寺Ｖ艶おすにした番か替％徴奥４
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152225A JPS5854721A (ja) | 1981-09-28 | 1981-09-28 | 単安定マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152225A JPS5854721A (ja) | 1981-09-28 | 1981-09-28 | 単安定マルチバイブレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854721A true JPS5854721A (ja) | 1983-03-31 |
Family
ID=15535814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152225A Pending JPS5854721A (ja) | 1981-09-28 | 1981-09-28 | 単安定マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145923A (ja) * | 1984-12-19 | 1986-07-03 | Matsushita Electric Ind Co Ltd | 磁気記録デイスク装置信号読み出し回路 |
-
1981
- 1981-09-28 JP JP56152225A patent/JPS5854721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145923A (ja) * | 1984-12-19 | 1986-07-03 | Matsushita Electric Ind Co Ltd | 磁気記録デイスク装置信号読み出し回路 |
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