JPH03241775A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03241775A JPH03241775A JP2038628A JP3862890A JPH03241775A JP H03241775 A JPH03241775 A JP H03241775A JP 2038628 A JP2038628 A JP 2038628A JP 3862890 A JP3862890 A JP 3862890A JP H03241775 A JPH03241775 A JP H03241775A
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- Japan
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- photoresist
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は透光性基板上に半導体素子等を有する半導体装
置の製造方法に関わる。たとえば、薄膜トランジスタ等
のスイッチング素子と画素電極とをマトリックス状に有
する半導体装置（この場合アクティブマトリックスアレ
イと称する）の製造方法、さらに、このアクティブマト
リックスアレイを用いて液晶を駆動する液晶表示装置や
画像読み取り用センサ等に関するものである。
置の製造方法に関わる。たとえば、薄膜トランジスタ等
のスイッチング素子と画素電極とをマトリックス状に有
する半導体装置（この場合アクティブマトリックスアレ
イと称する）の製造方法、さらに、このアクティブマト
リックスアレイを用いて液晶を駆動する液晶表示装置や
画像読み取り用センサ等に関するものである。
以下液晶表示装置用のアクティブマトリックスアレイの
製造方法を例に説明を行なう。
製造方法を例に説明を行なう。
従来の技術
まず、液晶表示装置について説明する。
第４図は信号保持用コンデンサを備えたアクティブマト
リックスアレイを用いた液晶表示装置の要部の回路図で
ある。破線ＡＢＣＤで囲まれた表示部に画素（破線Ｉで
囲まれた部分）を多数マトリックス状に繰り返して有し
ている。各画素には薄膜トランジスタ（以下ＴＰＴと称
する）２が作り込まれており、ＴＰＴのゲート電極は走
査信号配線７、ソース電極は画像信号配線８に接続され
ており、ドレイン電極は信号保持用コンデンサ３と画素
電極４に接続されている。液晶６は対向電極５と画素電
極４の間に挟まれて駆動される。対向電極５は表示部全
体にわたる広い１枚の電極で構成されている。信号保持
用コンデンサ３は共通配線９にも接続されている（信号
保持用コンデンサ３と共通配線９は省略される場合もあ
る）。１０と１１と１２は周辺回路である。破線ＡＢＣ
Ｄで囲まれた表示部のうち液晶６と対向電極５以外の部
分がアクティブマトリックスアレイとしてガラス等の基
板上に作り込まれている（なお図面では配線の本数が少
ないが、ＴＶ表示等を行う場合には走査信号配線７と画
像信号配線８の数は数百本を越すものとなる）。なお上
記については例えば、松本正−；電子デイスプレィデバ
イス（１９８４）オーム社参照。
リックスアレイを用いた液晶表示装置の要部の回路図で
ある。破線ＡＢＣＤで囲まれた表示部に画素（破線Ｉで
囲まれた部分）を多数マトリックス状に繰り返して有し
ている。各画素には薄膜トランジスタ（以下ＴＰＴと称
する）２が作り込まれており、ＴＰＴのゲート電極は走
査信号配線７、ソース電極は画像信号配線８に接続され
ており、ドレイン電極は信号保持用コンデンサ３と画素
電極４に接続されている。液晶６は対向電極５と画素電
極４の間に挟まれて駆動される。対向電極５は表示部全
体にわたる広い１枚の電極で構成されている。信号保持
用コンデンサ３は共通配線９にも接続されている（信号
保持用コンデンサ３と共通配線９は省略される場合もあ
る）。１０と１１と１２は周辺回路である。破線ＡＢＣ
Ｄで囲まれた表示部のうち液晶６と対向電極５以外の部
分がアクティブマトリックスアレイとしてガラス等の基
板上に作り込まれている（なお図面では配線の本数が少
ないが、ＴＶ表示等を行う場合には走査信号配線７と画
像信号配線８の数は数百本を越すものとなる）。なお上
記については例えば、松本正−；電子デイスプレィデバ
イス（１９８４）オーム社参照。
このような液晶表示装置に用いるアクティブマトリック
スアレイを作成するにあたり、性能向上や工程の簡略化
を目的として、透光性基板のおもて面〔アクティブマト
リックスアレイの構成要素（ＴＰＴや配線や電極等〕を
つくり込む基板面〕に塗着したフォトレジストを基板の
裏面側から露光する場合がある（以下この工程を裏面露
光工程と称する）。そして、この裏面露光工程の後、フ
ォトレジストを現像し、このフォトレジストを用いて基
板のおもて面側の構成材料の加工を行なうことが知られ
ている。
スアレイを作成するにあたり、性能向上や工程の簡略化
を目的として、透光性基板のおもて面〔アクティブマト
リックスアレイの構成要素（ＴＰＴや配線や電極等〕を
つくり込む基板面〕に塗着したフォトレジストを基板の
裏面側から露光する場合がある（以下この工程を裏面露
光工程と称する）。そして、この裏面露光工程の後、フ
ォトレジストを現像し、このフォトレジストを用いて基
板のおもて面側の構成材料の加工を行なうことが知られ
ている。
この裏面露光工程を使ったアクティブマトリックスアレ
イの製造方法の従来例を第５図を用いて説明する。この
図は模式的な工程断面図であり、１つの画素領域内のＴ
ＰＴと画素電極の部分を示している。まず透光性基板２
０（コーニング社７０５９ガラス）上に、ゲート電極２
１と走査信号配線（図示せず）をＣｒ薄膜を使って形威
し〔第５図（ａ）〕、その後プラズマＣＶＤ法を用いて
ゲート絶縁膜２２（Ｓ ＋ Ｎ ｘ ｉ窒化シリコン）
と半導体層２３（ａＳｉ；アモルファスシリコン）と低
抵抗半導体層２４ （ｎ＋ａ−３ｉ ；燐ドープのアモ
ルファスシリコン）を被着する〔第５図（ｂ）〕。その
後ポジ型フォトレジスト２５を塗着し裏面露光工程を用
いてフォトレジストを露光する〔第５図（Ｃ）Ｌ この
後フォトレジストを現像し半導体層（２３と２４）をエ
ツチングする〔第５図（ｄ）〕。そして透明導電膜（Ｉ
ＴＯ薄膜）によるソース電極２６とドレイン電極２７お
よび画素電極２８と画像信号配線（図示せず）を−括し
て形威し〔第５図（ｅ）〕、チャンネル部分の低抵抗半
導体層をエツチングする〔第５図（ｆ）〕ことによりア
クティブマトリックスアレイを形威し、そしてこのアク
ティブマトリックスアレイを用いて非常に工程を簡略化
した液晶表示装置が実現される（上記については、たと
えば、用村他「２枚マスクａ−３ｉＴＦＴによるフルカ
ラーＬＣＤＪ。
イの製造方法の従来例を第５図を用いて説明する。この
図は模式的な工程断面図であり、１つの画素領域内のＴ
ＰＴと画素電極の部分を示している。まず透光性基板２
０（コーニング社７０５９ガラス）上に、ゲート電極２
１と走査信号配線（図示せず）をＣｒ薄膜を使って形威
し〔第５図（ａ）〕、その後プラズマＣＶＤ法を用いて
ゲート絶縁膜２２（Ｓ ＋ Ｎ ｘ ｉ窒化シリコン）
と半導体層２３（ａＳｉ；アモルファスシリコン）と低
抵抗半導体層２４ （ｎ＋ａ−３ｉ ；燐ドープのアモ
ルファスシリコン）を被着する〔第５図（ｂ）〕。その
後ポジ型フォトレジスト２５を塗着し裏面露光工程を用
いてフォトレジストを露光する〔第５図（Ｃ）Ｌ この
後フォトレジストを現像し半導体層（２３と２４）をエ
ツチングする〔第５図（ｄ）〕。そして透明導電膜（Ｉ
ＴＯ薄膜）によるソース電極２６とドレイン電極２７お
よび画素電極２８と画像信号配線（図示せず）を−括し
て形威し〔第５図（ｅ）〕、チャンネル部分の低抵抗半
導体層をエツチングする〔第５図（ｆ）〕ことによりア
クティブマトリックスアレイを形威し、そしてこのアク
ティブマトリックスアレイを用いて非常に工程を簡略化
した液晶表示装置が実現される（上記については、たと
えば、用村他「２枚マスクａ−３ｉＴＦＴによるフルカ
ラーＬＣＤＪ。
１９８９年テレビジョン学会全国大会講演予講集Ｐ、７
７参照）。またこの他にもネガ型フォトレジストに裏面
露光工程を行い基板のおもて面側の構成材料を加工する
ものも提案されている。
７参照）。またこの他にもネガ型フォトレジストに裏面
露光工程を行い基板のおもて面側の構成材料を加工する
ものも提案されている。
発明が解決しようとする課題
裏面露光工程は利用価値の高い優れた工程である。反面
この工程を用いる場合に、基板裏面にゴξや傷があると
、その部分にフォトレジストの露光不足を招き、この露
光不足の程度によってはエツチング不良などの加工不良
を発生することになる。たとえば、第６図（ａ）に示し
たように透光性基板３０にゴミ３１やキズ３２が有る状
態でポジ型フォトレジスト３３に対して裏面露光工程を
行うと、これを現像したときに露光不足によるレジスト
残り３４が発生する。このレジスト残りが発生した状態
でエダチングを行うと、不要な部分に半導体層３５が残
ってしまう〔第６図（ｂ）〕。このように裏面露光工程
を用いた半導体装置の製造方法を実施する場合には、基
板裏面に付いたゴξや傷を減らすための工程管理が非常
に重要な課題となる。ゴξの場合は洗浄を徹底すれば問
題回避も可能であるが、−旦発生した傷に関しては洗浄
では全く効果がない。
この工程を用いる場合に、基板裏面にゴξや傷があると
、その部分にフォトレジストの露光不足を招き、この露
光不足の程度によってはエツチング不良などの加工不良
を発生することになる。たとえば、第６図（ａ）に示し
たように透光性基板３０にゴミ３１やキズ３２が有る状
態でポジ型フォトレジスト３３に対して裏面露光工程を
行うと、これを現像したときに露光不足によるレジスト
残り３４が発生する。このレジスト残りが発生した状態
でエダチングを行うと、不要な部分に半導体層３５が残
ってしまう〔第６図（ｂ）〕。このように裏面露光工程
を用いた半導体装置の製造方法を実施する場合には、基
板裏面に付いたゴξや傷を減らすための工程管理が非常
に重要な課題となる。ゴξの場合は洗浄を徹底すれば問
題回避も可能であるが、−旦発生した傷に関しては洗浄
では全く効果がない。
本発明はこの課題に着目し、基板裏面の傷（ゴミを含め
る場合もある）に起因する加工不良の発生を抑制するこ
とを目的としている。
る場合もある）に起因する加工不良の発生を抑制するこ
とを目的としている。
課題を解決するための手段
上記課題を解決するための本発明の技術的手段は、
（ａ）あらかしめ透光性基板の裏面に保護膜を形威して
おき（全工程の最初に行なっておくのが望ましい）、裏
面露光工程の直前に保護膜を除去する。
おき（全工程の最初に行なっておくのが望ましい）、裏
面露光工程の直前に保護膜を除去する。
（ｂ）透光性基板の裏面に保護膜を形威し、保護膜を介
して裏面露光工程を行なう。
して裏面露光工程を行なう。
（Ｃ）透光性基板の裏面に液体層を形威し、液体層を介
して裏面露光工程を行なう。
して裏面露光工程を行なう。
である。
作用
上記手段（ａ）によれば、基板裏面側の保護膜上にキズ
及びゴごが発生することになるので、裏面露光直前に保
護膜と共にキズ及びゴくを簡単に除去することができる
。また上記手段（ｂ）〜（Ｃ）によれば、露光時のキズ
による反射が抑えられる（透光性基板と同程度の屈折率
を有する保護膜または液体層を用いるのが最適である）
。これらの方法により、基板裏面のキズやゴξに起因し
て起こる裏面露光工程に伴うレジスト残りが低減される
ことになり、不良の発生を抑えることができる。
及びゴごが発生することになるので、裏面露光直前に保
護膜と共にキズ及びゴくを簡単に除去することができる
。また上記手段（ｂ）〜（Ｃ）によれば、露光時のキズ
による反射が抑えられる（透光性基板と同程度の屈折率
を有する保護膜または液体層を用いるのが最適である）
。これらの方法により、基板裏面のキズやゴξに起因し
て起こる裏面露光工程に伴うレジスト残りが低減される
ことになり、不良の発生を抑えることができる。
実施例
以下、本発明の実施例を図面をもとに説明する。
第１図は本発明の第１の実施例の説明図であり、アクテ
ィブマトリックスアレイの製造方法を説明するための模
式的な工程断面図（一部）を示している（第５図のアク
ティブマトリックスアレイとほぼ同様の構成のものを作
成している）。同図では裏面露光工程の前にキズ４１が
透光性基板４０に発生した場合を示している〔第１図（
ａ）〕。そこでポジ型フォトレジスト４２をおもて面に
塗着する直前に保護膜４３〔露光用の紫外光を透過する
膜であればよい、例えばグラスレジン（昭和電工製）、
ＮＨＣ（８産化学工業製）などが使用できる〕を基板裏
面側に塗着し、裏面露光工程を行った〔第１図（ｂ）〕
。この後フォトレジストを現像し、半導体層のエツチン
グを行った〔第１図（Ｃ）〕。そして第５図と同様にし
てソース電極・ドレイン電極・画素電極等を形威しアク
ティブマトリックスアレイを完成した。本実施例におい
て、保護膜４３を塗着する事により裏面キズに起因する
レジスト残り（及びエツチング不良）の発生が低減した
。
ィブマトリックスアレイの製造方法を説明するための模
式的な工程断面図（一部）を示している（第５図のアク
ティブマトリックスアレイとほぼ同様の構成のものを作
成している）。同図では裏面露光工程の前にキズ４１が
透光性基板４０に発生した場合を示している〔第１図（
ａ）〕。そこでポジ型フォトレジスト４２をおもて面に
塗着する直前に保護膜４３〔露光用の紫外光を透過する
膜であればよい、例えばグラスレジン（昭和電工製）、
ＮＨＣ（８産化学工業製）などが使用できる〕を基板裏
面側に塗着し、裏面露光工程を行った〔第１図（ｂ）〕
。この後フォトレジストを現像し、半導体層のエツチン
グを行った〔第１図（Ｃ）〕。そして第５図と同様にし
てソース電極・ドレイン電極・画素電極等を形威しアク
ティブマトリックスアレイを完成した。本実施例におい
て、保護膜４３を塗着する事により裏面キズに起因する
レジスト残り（及びエツチング不良）の発生が低減した
。
次に、本発明の第２の実施例のアクティブマトリックス
アレイの製造方法を説明するための模式的な工程断面図
（一部）を第２図に示す（第１の実施例と同様の構成の
アクティブマトリックスアレイを作成している）。本実
施例の場合には、製造工程の最初に透光性基板５０の裏
面側に保護膜５１を塗着した。そしてこの後、従来例の
第５図（ハ）までと同様の工程を施した。この場合、基
板の裏面側に発生するゴク５２とキズ５３のほとんどは
保護膜５１の表面に発生することになる〔第２図（ａ）
〕。そこで保護膜５１と共にゴミ５２とキズ５３を除去
してから、ポジ型フォトレジスト５４を塗着し、裏面露
光工程を行った〔第２図（ｂ）〕。この後フォトレジス
トを現像し、半導体層のエツチングを行った〔第２図（
Ｃ）〕。そして第５図と同様にしてソース電極・ドレイ
ン電極・画素電極等を形威しアクティブマトリックスア
レイを完成した。本実施例において、保護膜５１を用い
る事により、裏面露光工程で発生するレジスト残り（及
びエツチング不良）の発生が低減した。
アレイの製造方法を説明するための模式的な工程断面図
（一部）を第２図に示す（第１の実施例と同様の構成の
アクティブマトリックスアレイを作成している）。本実
施例の場合には、製造工程の最初に透光性基板５０の裏
面側に保護膜５１を塗着した。そしてこの後、従来例の
第５図（ハ）までと同様の工程を施した。この場合、基
板の裏面側に発生するゴク５２とキズ５３のほとんどは
保護膜５１の表面に発生することになる〔第２図（ａ）
〕。そこで保護膜５１と共にゴミ５２とキズ５３を除去
してから、ポジ型フォトレジスト５４を塗着し、裏面露
光工程を行った〔第２図（ｂ）〕。この後フォトレジス
トを現像し、半導体層のエツチングを行った〔第２図（
Ｃ）〕。そして第５図と同様にしてソース電極・ドレイ
ン電極・画素電極等を形威しアクティブマトリックスア
レイを完成した。本実施例において、保護膜５１を用い
る事により、裏面露光工程で発生するレジスト残り（及
びエツチング不良）の発生が低減した。
次に、本発明の第３の実施例のアクティブマトリックス
アレイの製造方法を説明するための模式的な工程断面図
（一部）を第３図に示す（第１の実施例と同様の構成の
アクティブマトリックスアレイを作成している）。第１
の実施例同様、裏面露光工程の前にキズ６１が透光性基
板６０に発生した場合を示している〔第３図（ａ）〕。
アレイの製造方法を説明するための模式的な工程断面図
（一部）を第３図に示す（第１の実施例と同様の構成の
アクティブマトリックスアレイを作成している）。第１
の実施例同様、裏面露光工程の前にキズ６１が透光性基
板６０に発生した場合を示している〔第３図（ａ）〕。
そこでポジ型フォトレジスト６２をおもて面に塗着後、
基板全体を液体６４（例えば水、他の構成材料に影響の
少ない無い液体で実施できる。）を満たした容器６３中
に０ 静置し、薄い液体層を介した状態で裏面露光工程を行っ
た［第３図（ｂ）〕。この後フォトレジストを現像し、
半導体層のエツチングを行った〔第３図（Ｃ）〕。そし
て第５図と同様にしてソース電極・ドレイン電極・画素
電極等を形威しアクティブマトリックスアレイを充放し
た。本実施例において、液体６４を介して露光する事に
より、裏面のキズに起因するレジスト残り（及びエツチ
ング不良）の発生が低減した。
基板全体を液体６４（例えば水、他の構成材料に影響の
少ない無い液体で実施できる。）を満たした容器６３中
に０ 静置し、薄い液体層を介した状態で裏面露光工程を行っ
た［第３図（ｂ）〕。この後フォトレジストを現像し、
半導体層のエツチングを行った〔第３図（Ｃ）〕。そし
て第５図と同様にしてソース電極・ドレイン電極・画素
電極等を形威しアクティブマトリックスアレイを充放し
た。本実施例において、液体６４を介して露光する事に
より、裏面のキズに起因するレジスト残り（及びエツチ
ング不良）の発生が低減した。
発明の効果
以上述べたように、裏面露光工程を有する半導体装置の
製造方法において、本発明の手段を採用することにより
、裏面露光工程に伴うレジスト残りが大幅に低減され、
不用部のエツチング残りなどの不良の発生を抑えること
ができ、歩留まりが向上する。
製造方法において、本発明の手段を採用することにより
、裏面露光工程に伴うレジスト残りが大幅に低減され、
不用部のエツチング残りなどの不良の発生を抑えること
ができ、歩留まりが向上する。
第１図、第２図、第３図はそれぞれ本発明の第１の実施
例、第２の実施例、第３の実施例の半導体装置（アクテ
ィブマトリックスアレイ）の製造方法を説明するための
工程断面図、第４図は薄膜トランジスタを有するアクテ
ィブマトリックスアレイを使用した液晶表示装置の要部
回路図、第５図は従来の半導体装Ｗ（アクティブマトリ
ックスアレイ）の工程断面図、第６図は基板裏面に発生
したゴミやキズに伴う不良発生の説明図である。 ２０、３０．４０．５０．６０・・・・・・透光性基板
、３１．５２・・・・・・ゴミ、３２．４Ｌ ５３．６
１・・・・・・キズ、２５．３３．４２゜５４、６２・
・・・・・ポジ型フォトレジスト。
例、第２の実施例、第３の実施例の半導体装置（アクテ
ィブマトリックスアレイ）の製造方法を説明するための
工程断面図、第４図は薄膜トランジスタを有するアクテ
ィブマトリックスアレイを使用した液晶表示装置の要部
回路図、第５図は従来の半導体装Ｗ（アクティブマトリ
ックスアレイ）の工程断面図、第６図は基板裏面に発生
したゴミやキズに伴う不良発生の説明図である。 ２０、３０．４０．５０．６０・・・・・・透光性基板
、３１．５２・・・・・・ゴミ、３２．４Ｌ ５３．６
１・・・・・・キズ、２５．３３．４２゜５４、６２・
・・・・・ポジ型フォトレジスト。
Claims (4)
- （１）透光性基板のおもて面側にフォトレジストを被着
する工程と、前記透光性基板の裏面側からの光照射によ
り前記フォトレジストを露光する工程と、前記露光工程
を経たフォトレジストを用いて前記透光性基板のおもて
面側の構成要素を加工する工程を有し、かつ前記裏面側
からの露光工程の前に前記透光性基板の裏面側に保護膜
を形成する工程を有する半導体装置の製造方法。 - （２）保護膜は前記裏面側からの露光工程に用いる光を
透過する材料で構成されていることを特徴とする請求項
（１）記載の半導体装置の製造方法。 - （３）裏面側からの露光工程の前に保護膜を除去する工
程を有することを特徴とする請求項（１）記載の半導体
装置の製造方法。 - （４）透光性基板のおもて面側にフォトレジストを被着
する工程と、前記透光性基板の少なくとも裏面側に液体
を接触させる工程と、前記液体を介して前記透光性基板
の裏面側から光照射を行い前記フォトレジストを露光す
る工程と、前記露光工程を経たフォトレジストを用いて
前記透光性基板のおもて面側の構成要素を加工する工程
を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3862890A JP2767958B2 (ja) | 1990-02-20 | 1990-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3862890A JP2767958B2 (ja) | 1990-02-20 | 1990-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03241775A true JPH03241775A (ja) | 1991-10-28 |
| JP2767958B2 JP2767958B2 (ja) | 1998-06-25 |
Family
ID=12530505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3862890A Expired - Fee Related JP2767958B2 (ja) | 1990-02-20 | 1990-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767958B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018533211A (ja) * | 2015-10-10 | 2018-11-08 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | アレイ基板及びその製造方法 |
| US20210358536A1 (en) * | 2019-06-17 | 2021-11-18 | Micron Technology, Inc. | Interrupt-Driven Content Protection of a Memory Device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145530A (ja) * | 1984-12-19 | 1986-07-03 | Nec Corp | 薄膜トランジスタアレイの製造方法 |
| JPH0242761A (ja) * | 1988-04-20 | 1990-02-13 | Matsushita Electric Ind Co Ltd | アクティブマトリクス基板の製造方法 |
-
1990
- 1990-02-20 JP JP3862890A patent/JP2767958B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145530A (ja) * | 1984-12-19 | 1986-07-03 | Nec Corp | 薄膜トランジスタアレイの製造方法 |
| JPH0242761A (ja) * | 1988-04-20 | 1990-02-13 | Matsushita Electric Ind Co Ltd | アクティブマトリクス基板の製造方法 |
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|---|---|---|---|---|
| JP2018533211A (ja) * | 2015-10-10 | 2018-11-08 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | アレイ基板及びその製造方法 |
| US20210358536A1 (en) * | 2019-06-17 | 2021-11-18 | Micron Technology, Inc. | Interrupt-Driven Content Protection of a Memory Device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767958B2 (ja) | 1998-06-25 |
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