JPH03242694A - 文字発生用アフィン変換・ドットメモリアドレス計算方式および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータグラフィックス分野の文字発生
用装置に係り、特に、文字の拡大、縮小。

回転等を実現する際に用いられる座標変換装置およびラ
イン描画におけるドツトメモリのアドレス計算装置に関
する。

〔従来の技術〕

アウトラインで構成された文字において、文字の拡大、
縮小９回転等を実現するためには、アウトラインを構成
する（ｘ＋ｙ）座標データに対して、アフィン変換など
により座標変換を行う必要がある。

座標（ｘｔ　ｙ）から座標（ｘｅｙ’）へのアフィン変
換は次式で表される。

ｘ’　＝ａｘ＋ｂｙ＋ｅ ｙ’　＝ｃ　ｘ＋ｄ　ｙ＋ｆ　　　　　　　・・・（１
）これらのアウトラインフォントデータのアフィン変換
を考えるとき、従来のコンピュータグラフィックス分野
における文字や図形はドツト形式で表現されていたため
に、特開昭６１−１３３８０号記載の座標変換回路のよ
うな画像データを対象にした座標変換装置が提案されて
いる。

〔発明が解決しようとする課題〕

上記従来の座標変換技術は画像データを対象としたもの
であり、アウトラインフォントデータのような座標値を
座標変換するには適さない。また。

アウトラインフォントデータに対して、座標変換。

アウトライン描画、塗り潰し、ＢｉｔＢＬＴを高速に処
理し、ページメモリ上ヘビットマノプデータとして変換
する装置においては、座標変換は精度よく高速に変換し
、変換された座標値を結んでアウトライン描画を行う際
に、ドツトデータとして、それを格納するドツトメモリ
のアドレスをアウトラインフォントデータのループの開
始座標点に対して乗算器を使って計算する必要がある。

これらの二つの演算を独立した処理ブロックで行う、す
なわち、乗算器を二つ持つことは、ハードウェア規模が
大きくなってしまう。

しかし、従来の座標変換装置では、座標変換のみ実行す
るものであり、また、精度の高い座標変換を実行する制
御がなされていないため、精度の高い座標変換とドツト
メモリアドレス計算という他の演算を１つの小さな回路
で高速に処理することが困難であった。

本発明の一つの目的は、アウトラインフォントデータを
ページメモリ上へビットマツプデータとして変換する一
連の処理を行う装置において、小さな回路規模で、精度
の高い座標変換が実行でき、アウトライン描画を行う際
に必要なドツトメモリのアドレス計算を実行できる文字
発生用アフィン変換・ドットメモリアドレス計算装置を
提供することにある。

本発明の他の目的は、高精度な座標変換及びドツトメモ
リのアドレス計算を一つのハードウェアで高速に処理で
きる文字発生用アフィン変換・ドットメモリアドレス計
算装置を提供することにある。

本発明の他のもう一つの目的は、座標変換されたデータ
を曲線補間等に使用するとき、補間精度を上げるために
、それに必要なデータを出力できる文字発生用アフィン
変換・ドットメモリアドレス計算装置を提供することに
ある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明による文字発生用ア
フィン変換・ドットメモリアドレス計算方式は、アウト
ラインフォントデータをページメモリ上ヘビソトマノプ
データに変換する一連の処理を行う方式および装置にお
いて、ＭＰＵインタフェースおよびフォントメモリから
アウトラインフォント座標データを一時的に格納してお
くフォント入力ＦｉＦｏと、フォント入力ＦｉＦｏから
順に座標データＸ＋、Ｙを読み込み、座標データｘ’　
、　ｙにアフィン変換するアフィン変換ブロックと、ア
フィン変換された座標データを一時的に格納しておく　
ＦｉＦｏ　Ｑと、ＦｉＦｏ　Ｏから座標データを読み込
み、曲線補間データに関しては曲線補間を行う曲線補間
ブロックと、曲線補間ブロックから出力された座標デー
タを一時的に格納してお（ＦｉＦｏ　１と、ＦｉＦｏ　
１から座標データを読み込み、座標データ間をビットイ
メージでラインを発生するライン発生ブロックと、ライ
ン発生ブロックから出力されたビットマツプデータを格
納するドツトメモリと、ドツトメモリからビットマツプ
データを読み込み、アウトライン内部を塗り潰し、ペー
ジメモリ上にビットマツプデータブロック転送する塗り
潰し・ＢユｔＢＬＴブロック及びページメモリインタフ
ェースを備えた文字発生方式あるいは装置０ＦＦ（アウ
トラインフォントプロセッサ）であって、上記アフィン
変換において、入力された座標データＸｙ３’に対して
、係数データａ９　ｂ、ｃ、ｄおよび座標軸移動量ｅ、
ｆを定め、ｘ’　＝ａｘ＋ｂｙ＋ｅ及び！’　＝ｃｘ＋
ｄｙ＋ｆを算出し、さらに、アウトラインフォントデー
タを構成するループの開始の座標データＸ。、ｙｏに対
しては、ライン発生ブロックがアフィン変換の後のｘ０
Ｖｏ’あるいは、アフィン変換しない場合は、Ｘ　Ｏｓ
ｙｏをドツトメモリ上に展開する際のドツトメモリのア
ドレスをアフィン変換ブロックがアフィン変換を行う一
つのハードウェアで計算し、計算されたアドレスデータ
は座標データ及びフラグデータを同じ経路でライン発生
ブロックへ転送するようにしたものである。

上記アフィン変換ブロックにおいて、アフィン変換され
た８力座標データあるいはアフィン変換しない入力およ
び出力座標データは、整数部ｍビット及び小数部ｎビッ
トで構成するようにしたものである。

上記アフィン変換ブロックにおいて、内部データーバス
構成は、アフィン変換時には整数部Ｊビット、小数部に
ビットに別け、ドツトメモリアドレス計算時には、整数
部（ｊ　十ｋ）ビットとして計算するようにしたもので
ある。

本発明による文字発生用アフィン変換・ドットメモリア
ドレス計算装置は、座標データｘ、ｙを格納する座標レ
ジスタと、上記アフィン変換に必要とされる係数データ
を格納する係数レジスタと、座標軸移動量データを格納
する座標軸移動量レジスタと、出力文字サイズを格納す
る出力サイズレジスタと、外部出力用メモリのベースア
ドレスを格納するワークメモリベースアドレスレジスタ
と、アフィン変換後のデータＸ′、ｙ′を格納する座標
レジスタと、ドットメモリアドレス計算用レジスタと、
アフィン変換およびドツトメモリアドレス計算を行う演
算部とを備えたものである。

この装置において、例えば、上記ドツトメモリアドレス
に格納されるビット情報であるビットアドレスは、Ｑビ
ットであって、トッドメモリアドレス計算におけるビッ
トアドレスは、アウトラインフォントデータを構成する
ループの開始の座標データの出力されるＸ座標データＸ
。あるいはｘｏ′　の下位Ｓビットをデコードして出力
するようにしたものである。

〔作用〕

本発明によれば、アウトラインフォントデータを構成す
る座標データをページメモリ上へビットマツプデータに
変換する一連の処理を行う方式および装置において、座
標データからページメモリ上のビットマツプデータに変
換されていく順に、Ｍ　Ｐ　Ｕインタフェース、フォン
ト入力ＦｉＦｏ、アフィン変換ブロック、　ＦｉＦｏ○
２曲線補間ブロック。

ＦｉＦｏｌ、ライン発生ブロック、ドツトメモリ、塗り
潰し・ＢｉｔＢＬＴブロック、ページメモリインタフェ
ースを備えた文字発生方式あるいは装置○ＦＰ（アウト
ラインフォントプロセッサ）であることにより、ライン
発生ブロックが座標データを受は取り、座標点間をドツ
トイメージでラインを発生する際に、１文字を構成する
座標データのうち各ループの開始座標データをドツトメ
モリに格納するときのアドレスをアフィン変換ブロック
が計算し、他の座標データと同じ経路でライン発生ブロ
ックに渡すことができる。ループの開始座枠データ以外
の新たに発生したビットマツプデータのアドレスはライ
ン発生時にライン発生ブロックが管理するが、乗算器を
必要とするような計算はない。また、ライン発生ブロッ
クがドットメモリアドレスが必要なときは、１文字を構
成する座標データのうち各ループの開始座標データから
次の座標データへ向けてラインを発生するときであるた
め、開始座標データの１つ前にアフィン変換ブロックで
計算したドツトメモリアドレスを座標データと同様に次
のＦｉＦｏ　Ｏへ出力してやればよい。

すなわち、ライン発生ブロックには乗算器を持つ必要は
なく、またドツトメモリアドレスを受は取る専用バスも
必要なく、また、ループの開始の座標データから内部で
ドツトメモリアドレスを計算することから１文字発生用
アフィン変換・ドットメモリアドレス計算方式により、
アウトラインフォントデータをページメモリ上へビット
マツプデータに変換する一連の処理を行う装置において
、回路規模の大幅な縮小ができ、高速な一連の処理が可
能になる。

本発明によれば、文字発生用アフィン変換・ドットメモ
リアドレス計算方式によれば、アフィン変換された出力
座標データあるいは、アフィン変換しない入力および出
力座標データを整数部ｍビット及び小数部ｎビットで構
成したことにより、次の曲線補間ブロック以降、精度を
必要とする場合に、小数部を付加して出力することによ
り、高精度な文字出力を実現することができ、さらに、
ドツトメモリアドレス計算を１つの制御で実現できる。

本発明によれば、文字発生用アフィン変換・ドットメモ
リアドレス計算方式において、内部データバスの構成を
、アフィン変換時には整数部ｊビット、小数部にビット
に別け、ドツトメモリアドレス計算時には、整数部（ｊ
十ｋ）ビットとして計算することにより、高精度なアフ
ィン変換ができ、新たな回路やバスを付加することなく
ドツトメモリアドレス計算ができることから、装置全体
の規模を縮小することができる。

〔実施例〕

以下、本発明の実施例を詳細に説明する。

第４図に、アウトラインフォントデータを構成する座標
データをページメモリ上へビットマツプデータに変換す
る一連の処理を行う装置０ＦＦ（アウトラインフォント
プロセッサ）を用いたシステム構成例を示す。アドレス
バス、データバス。

制御信号バスから成るシステムバス４７には、ホストＣ
Ｐ　Ｕ３９．システムメモリ４０．アウトラインフォン
トメモリ４１．ＤＭＡコントローラ４２，０ＦＰ４３、
ページメモリコントローラ４４が接続されており、また
、ＯＦＦにはページメモリコントローラが接続され、ペ
ージメモリコントローラにはページメモリ４５が接続さ
れ、ページメモリは、プリンタ及びＣＲＴシステム４６
に接続されている。このシステムは、主にページプリン
タコントローラやＣＲＴシステムに用いられる。例えば
、ＯＦＦは、ホストＣＰＵからの信号により、ＤＭＡＣ
をかいして、アラ１−ラインフォントメモリからアウト
ラインフォントデータである座標データを受は取り、ペ
ージメモリコントローラをかいして、ページメモリ上へ
ビットマツプデータに変換して書き込む。

第２図に、ＯＦＦの内部ブロック図を示す。ここで、○
ＦＰ３８は、ポストインタフェース３６およびホストイ
ンタフェース内部にあるフォント入力ＦｉＦｏ２８．ア
フィン変換ブロック２９　、　ＦｉＦｏ　Ｏ３３、曲線
補間ブロック３０．　ＦｉＦｏ　１３４．ライン発生ブ
ロック３１、ドツトメモリ３５．塗り潰しＢｉｔＢＬＴ
ブロック３２、ページメモリインタフェース３７がら構
成する。

ホストインタフェースからは、システムバスに接続され
るアドレスバス、データバス、制御信号群が出ている。

また、ページメモリインタフェースからは、ページメモ
リコントローラに接続されるアドレスバス、データバス
、制御信号群が呂でいる。

次ニ、ＯＦＦの動作について説明する。アウトラインフ
ォントメモリがらリードした座標データは、ホストイン
タフェース内のフォント入力ＦｉＦｏに一時的に格納さ
れる。アフィン変換ブロックはフォント入力ＦユＦｏか
ら順に座標データＸｌ　ｙを読み込み、アフィン変換を
実行し、 ｘ’　ｗａ　ｘ十ｂ　ｙ＋ｅ ｙ’　＝ｌ）　ｘ十ｄ　ｙ＋ｆ 座標データｘ、ｙ’　をＦｉＦｏ　Ｏへ出方する。曲線
補間ブロックは、　ＦｉＦｏＯに一時的に格納された座
標データｘ’　、ｙ’　をリードし、曲線データの場合
は曲線を表す新たな座標データを発生して、ＦｉＦｏ　
１へ出力する。ライン発生ブロックは、ＦｉＦ。

１から一時的に格納された座標データを読み込み、座標
点間をドツトイメージでラインを発生し、文字の輪郭を
作り、ビットマツプデータとして、ドツトメモリへ書き
込む。塗り潰しＢｉｔＢＬＴブロックは、ドツトメモリ
から１文字ごとに輪郭を表すビットマツプデータを読み
込み、＠部内を塗り潰し、ページメモリインタフェース
を経由して、ページメモリ上に、ビットマツプデータを
ブロック転送しながら書き込む。

ここで、ライン発生ブロックが、ＦｉＦｏ　１から座標
データを読み込み、座標点間をドツトイメージでライン
を発生する際に、アウトラインフォントデータを構成す
る座標データで構成されたいくつかのループの１番目の
座標データに対して、これをドツトイメージデータとし
てドツトメモリへ書き込む位置を計算する（ドットメモ
リアドレス計算と呼ぶことにする）必要がある。この計
算をライン発生ブロックが実行するとすると、アフィン
変換ブロック以外にもう１つ乗算器が必要になり、○Ｆ
Ｐ３８内に２つの乗算器を持つことになり、装置の規模
が大きくなる。例えば、この計算をＯＦＦの外、ホスト
ＣＰＵなどにしてもらい、内部のレジスタにセットして
もらうとＯＦＦの処理速度が低下するばかりでなく、Ｃ
ＰＵのスループットの低下を招く。また、乗算器の共有
を考えると、乗算用の専用バスや乗算器・バスのアービ
トレーション制御が必要になってしまう。

そこで、第２図に示すＯＦＦの構成においては、ライン
発生ブロックは、ドットメモリアドレス計算は、ループ
の１番目の座標データと、２番目の座標データとの間を
ライン発生する直前に行えばよいことから、１番目の座
標データを読み込む直前にドツトメモリアドレスを読み
込めばよい。すなわち、乗算器を持っているアフィン変
換部が、ドツトメモリアドレス計算をループの１番目の
座標データに対してアフィン変換とともに行い、１番目
の変換後座標データを出力する直前にＦｉＦｏ　Ｏへ出
力してやれば、ライン発生ブロックは、ドツトメモリア
ドレスを座標データと同様に必要なときに受は取ること
ができる。よって、以上のことを実現するために、アフ
ィン変換ブロックは・通常のアフィン変換及びドットメ
モリアドレス計算を行う。

第６図に、ドツトメモリアトレス計算について説明する
。第６図（ａ）は、ライン発生ブロックが、座標データ
を読み込み、座標点間をライン発生していく際の、座標
データとドツトメモリのアドレスの関係を示したもので
ある。１文字を構成しているアウトラインフォントデー
タのループの１部が座標データ、Ｐ　１　、　Ｐ　ｚ　
、Ｐ　Ｊ　、Ｐ　、ｔ　、’　Ｐ　５（＝Ｉ）、）とす
る。ライン発生ブロックは、Ｐ、→Ｐ２へとラインを発
生する。このとき、Ｐ工を格納するドツトメモリアドレ
スはＰｌを読み込む直前に読み込んでいる。Ｐ２以降は
、ラインをドツトイメージで発生していくときにドツト
メモリアトレスは自動的に計算されている。よって、ア
フィン変換ブロックは、Ｐ、に対してのみ以下のドツト
メモリアトレス計算を行う。

例えば、Ｐ□（３６，７）が、ドツトイメージに変換さ
れ、ドツトメモリへ格納されるときのドツトメモリアド
レスは６０番地になる。ここで、１番地の幅、すなわち
、ドツトメモリアドレスに格納されるビット情報である
ビットアトレスは、バイトとする。この計算を式で表す
と、 ドツトメモリアドレス＝　ｙ　ＸＬＳＨＷＸ　２　＋　
ｘ／　８余り切り捨て ＝７Ｘ４Ｘ２Ｘ４ ＝６０ さらに、ドツトメモリ３５が○ＦＰ３８の外部にある場
合は、ドットメモリアドレスに、ＬＳＡＲ（Ｈ／Ｌ）を
加えたものになる。すなわち、ドラ１〜メモリアドレス
は次式により計算する。

ドツトメモリアドレス＝ｙ　ＸＬＳＨＷＸ２＋　ｘ　）
３＋ＬＳＡＲ（Ｈル○ＰＦ内蔵ドツトメモリの場合は、
ＬＳＡＲ（Ｈ／Ｌ）を０に設定する。

次に、第６図（ｂ）に示すように、１〜ノドメモリアド
レス６０番地に書き込まれる内容、すなわち、ビットア
ドレスは、 ００００１０００ になり、これは、ｘＰＪ！標データ；ｘ＝３６．２進で
表すと、００１００１００の下位３ビツトをデコートし
て出力する。

第３図は、第２図のＯＦＦにおいて、アフィン変換ブロ
ックが、通常のアフィン変換および以上説明したドツト
メモリアドレス計算を実行するアフィン変換・ドットメ
モリアドレス計算装置の動作について説明したものであ
る。フォント入力ＦｉＦｏから入力されるデータは整数
１６ビツトからなり、例えば、負の数は２の補数である
。また、最上位ビットをフラグデータ認識ビットとして
もよい。ここで、フォント入力ＦｉＦｏから読み込んだ
データがフラグデータか座標データかを判別し、フラグ
データの場合は、ＦｉＦｏ　Ｑへそのまま出力します。

座標データの場合は、Ｘｓ　ｙのペアのリードを確認し
、アフィン変換を実行し、Ｘ＋３”　　をＦｉＦｏ　Ｏ
へ出力します。このとき、出力されるデータ型式は、１
６ビツト長で、入力された整数データに対し、小数３ビ
ツトを付けて出力します、これは、以降の処理ブロック
、例えば曲線補間ブロックで精度の向上が期待できるよ
うにしたものである。また、ＸＨｙ’　がアウトライン
フォントデータのループの１番目（ループの開始点）の
座標データの場合は、ドットメモリアドレスを計算し、
ドツトメモリアドレス、ビットアドレスをＦｉＦｏ　Ｏ
へ出力してから、ｘ’　、ｙ’　をＦｉＦｏ　Ｏへ出力
する。

また、第４図で示したようなシステムにおいて、ＯＦＦ
がアフィン変換した結果を１度ホストＣＰＵが読み込み
、データの加工、例えば、線幅補正を行う等をしてから
、再度ＯＦＦに入力してビットマツプデータに展開する
ような場合は、第５図に示す動作になる。フォント入力
ＦｉＦｏから読み込むデータは、出力データ型式と同じ
小数３ビツトを含む実数１６ビツトである。ここでも同
様に。

入力データｘ、ｙがアウトラインフォントデータのルー
プの１番目（ループの開始点）の座標データの場合は、
ドットメモリアドレスを計算し、ドツトメモリアドレス
、ビットアドレスをＦｉＦｏ　Ｏへ出力してから、ｘ’
　、　ｙ　　をＦｉＦｏ　Ｑへ出力する。

第１図に、本発明の文字発生用アフィン変換・ドットメ
モリアドレス計算装置の構成例を示す・同図において、
１は、アフィン変換及びドットメモリアドレス計算を制
御する制御部（ＣＮＴ）である・２ｘ、２ｙは、フォン
ト入力ＦｉＦｏからリードされた座標データｘ、ｙが格
納される座標レジスタ（ＸＲ，ＹＲ）である。３は、例
えば、１６ビツトのシステムデータバス（ＣＰＵデータ
バス）であり、ホストＣＰＵが各レジスタに設定値をセ
ットするバスである。４及び５は、３２ビツトのデータ
バス（Ａ、Ｂ）である。６ａ、６ｂ、６ｃ。

６ｄは、例えば、アフィン変換に必要とされる係数デー
タの仮数部を格納するレジスタ（Ａ　Ｍ　Ｍ　Ａ　。

、Ａ　Ｌｉ　Ｍ　Ｂ　、　Ａ　Ｍ　Ｍ　Ｃ、ｉλＭＭＤ
）であり、７ａ。

７ｂ、７ｃ、７ｄは、係数データの指数部を格納するレ
ジスタ（ＡＭＣＡ、ＡＭＣＢ、ＡＭＣＣ。

ＡＭＣＤ）である。８ｘ、８ｙは、座標軸移動量データ
を格納する座標軸移動量レジスタ（ＡＣ５ｘ、ＡＣ５Ｙ
）である。９は、出力文字サイズである横ワード数を格
納する出力サイズレジスタ（ＬＳＨＷ）である。１０は
、外部出力用メモリ（ドツトメモリ）のソースアドレス
を格納するワークメモリソースアドレスレジスタ（ＬＳ
ＡＲ（Ｈ／Ｌ）である。１１．１２はラッチである。１
３は、１６Ｘ１６の乗算器（ＭＵＬＴ）であり、１４は
、３２ビツトのバレルシフタである。１５．１６はラッ
チである。Ｉ７は、ＡＬＵである。Ｉ８は、ビットアド
レスを出力するレジスタ（ＢＡ）であり、Ｘ座標の下位
３ビツトをＤＣ１９によりデコードして出力する。

２０、２２は、アフィン変換後のデータｘ′、ｙ′　を
格納する座標レジスタ（ＸＲＩ、ＹＲＩ）であり、２１
、２３は、ドツトメモリアドレス計算用レジスタ（ＸＲ
５Ｉ、ＹＲ８Ｉ）である。２４は、アフィンマトリクス
レジスタ指数部の値をデコートしてシフト量をデコード
するデコーダ（ＤＣ）である。

２５、２６は、３２ビツトデータバスの上位、下位を別
けて１６ビツトにして出力するものである。２７は、Ｆ
ｉＦｏ　Ｏである。

次に、本発明の文字発生用アフィン変換・ドットメモリ
アドレス計算装置の動作について説明する。

第７図（ａ）にアフィン変換の動作について第１図を見
ながら説明する。レジスタＸＲに格納された座標データ
Ｘ４８整数は、Ａバスを経由してラッチＬＡＩにラッチ
される。レジスタＡＭＭＡに格納されたアフィンマトリ
クス仮数部データＡ４９がＢバスを経由してラッチＬＢ
Ｉにラッチされる。

ここで、Δは小数点の位置を表す。これは、アフィンマ
トリクス指数部データＡ　（ＡＭＣＡ）の値により表さ
れる。乗算器ＭＵＬＴによりＡＸ５０が出力され、さら
に、バレルシフタＢＳにより、小数点が３２ビツトの中
央にくるようにシフトされ、ラッチＬＡ２ヘラソチされ
る。次に、同様にして、レジスタＹＲに格納された座標
データＹ５２整数は。

Ａバスを経由してラッチＬＡＩにラッチされる。

レジスタＡ　Ｍ　Ｍ　Ｂに格納されたアフィンマトリク
ス仮数部データＢ５３がＢバスを経由してラッチＬＢＩ
にラッチされる。乗算器ＭＵＬＴによりＢｙ５４が出力
され、さらに、バレルシフタＢＳにより、小数点が３２
ビツトの中央にくるようにシフトされ、ラッチＬＢ２ヘ
ラッチされる。ＡＬＵにより、Ａ　ｘ　＋　Ｂ　ｙが出
力され、さらに、Ｂバスを経由して、ラッチＬＢ２にラ
ッチされる。座標軸移動量レジスタＡＣ５Ｘに格納され
ているＡＣ３Ｘ５７がＡバスを経由してラッチＬＡ２ヘ
ラッチされる。このとき、ＡＣ５Ｘは整数であるから、
３２ビツトのうち上位１６ビツトにＡＣ５Ｘがくるよう
にし、下位１６ビツトはす八でゼロにする。ＡＬＵによ
り、Ａ　ｘ　＋　Ｂ　ｙ　＋Ａ　ＣＳ　Ｘ　、すなわち
、アフィン変換後データＸ′が出力される。さらに、小
数３ビットを含む１６ビツトデータ５９としてＦｉＦｏ
　Ｏへ出力する。アフィン変換後データＹ’　＝Ｃｘ十
Ｄｙ＋ＡＣ５Ｙについても同様に出力される。アフィン
変換されたデータ５９は、それぞれ、ＸＲＩ。

ＹＲＩレジスタに格納される。再入力された小数３ビツ
トを含む１６ビツトデータについても、ＸＲＩ、ＹＲＩ
レジスタへ格納される。

第７図（ｂ）にドットメモリアドレス計算の動作につい
て、第１図を見ながら説明する。ドツトメモリアドレス
計算は整数で実行されることにより、アフィン変換時に
は、小数点の位置が３２ヒツトのデータバスの中央に位
置していたのに対し、ドツトメモリアドレス計算時には
、小数点の位置は最右端にあり、３２ビツトすへて整数
部とする。

ドツトメモリアドレスは、ｙ　Ｘ　Ｌ　Ｓ　ＨＶｌ／−
Ｘ　２　＋ｘ＞３＋ＬＳＡＲ（Ｈ／Ｌ）で求まることか
ら、レジスタＹＲ５１２３には、２ｙが格納されている
。

これは、レジスタＸＲＩ、および、ＹＲＩには、小数３
ビツトを含む１６ビツトデータ　（アフィン変換された
データあるいは再入力されたデータ）が格納されている
ためであり、これらのデータから必要な整数部を取り出
し、さらに加須したものである。レジスタＸＲ５１２１
には、Ｘ）３か格納されている。レジスタＹＲ５Ｉの２
ｙ６０は、Ａハスを経由して、ランチＡＬＬにラッチさ
れる。レジスタＬＳＨＷに格納されたＬ　Ｓ　ＨＷ６１
が、Ｂバスを経由して、ランチＬＢＩにラッチされる。

乗算器ＭＵＬＴにより、（２ｙｘｔ、ＳＨｗ）６ｚが出
力され、バレルシフタをシフトせずに一経由して、ラッ
チＬＡ２ヘラッチされる。レジスタＸＲ５ｌに格納され
ている（Ｘ＞３）６４がＢハスを経由してラッチＬＢ２
にラッチされる。ＡＬＵにより（２ｙＸＬＳＨＷ＋ｘ＞
３）６５が出力され、さらにＡバスを経由して、ラッチ
ＬＡ２にラッチされる。レジスタＬＳＡＲに格納されて
いるワークメモリソースアドレスＬ□５ＡＲ６７をＢバ
スを経由してラッチＬＢ２にランチする。ドツトメモリ
がＯＦＰの内蔵メモリである場合は、ＬＳＡＲはゼロで
あることから、ＬＢ２へはゼロをラッチする。ＡＬＵか
らドットメモリアドレス（２ｙＸＬＳＨＷＸｘ＞３＋Ｌ
ＳＡＲ）６８が出力され、上位／下位に別けて２５　、
　ＦｉＦｏ　Ｏへ出力する。

ビットアドレスは、レジスタＢＡ１ｇから出力する。

以上により、１つのバー１〜ウエアで、アフィン変換と
ドツトメモリアドレス計算を、高速に精度良く実行でき
、ハードウェアの規模も縮小することができる。

〔発明の効果〕

本発明によれば、アウトラインフォントデータをページ
メモリ上ヘビットマソプデータとして変換する一連の処
理を行う装置において、小さな回路規模で、精度の高い
座標変換が実行でき、文字の輪郭を描画するライン発生
の際に必要なドツトメモリのアドレス計算を一連の処理
速度の低下をおこさずに実現できる。

さらに、乗算器、加算器、データバスを最小域にしたこ
とから、装置規模を縮小できる。

また、バスの小数点位置を固定したことや、ドツトメモ
リアドレス計算用レジスタを設けたことにより、高速な
アフィン変換およびドツトメモリアドレス計算が実現で
きる。

アフィン変換の出力データに小数ビットを付加したこと
により、曲線補間等に高精度な補間が実現できる。

【図面の簡単な説明】

第１図は、本発明の一実施例の文字発生用アフィン変換
・ドットメモリアドレス計算装置のブロック図、第２図
は、アウトラインフォントデータをページメモリ上へビ
ットマツプデータに変換する装置のブロック図、第３図
、第５図は動作モードを説明するための図、第４図は、
ＯＦＦを用いたシステム構成例を示した図、第６図は、
ドツトメモリアドレス計算を説明するための図、第７図
は、アフィン変換およびドツトメモリアドレス計算の動
作を説明するための図である。 １・・アフィン変換・ドットメモリアドレス計算制御部
、２・・・座標レジスタ、４，５・・・データバス。 ６．７・・アフィンマトリクスレジスタ、１３・・・乗
算器、１４・・・バレルシフタ、　１７・・・ＡＬＵ、
　２０．２２・・・座標レジスタ、　２１．２３・・・
ドットメモリアドレス計算用レジスタ。 → 車 図 ７オフト入力ＦｉＦ０ ＩＦｏ　Ｏ 栴 図 稟 ５ 図 ７オント入力ＦｉＦ０ ｉＦＱ 稟　６　図 （０−） 痙牒データ トＩトメモリアトＬ又 （ｂ） ド、、トノモリ了ト１ス ビ・・ノドアトしス、 稟 図 （、，４’） （α） アフィン変］夫 （１：）） ドツトメモリアドレス針）軒

Claims (1)

1. 【特許請求の範囲】 １、アウトラインフォントデータを構成する座標データ
   をページメモリ上へビットマップデータに変換する一連
   の処理を行う装置において、ホストインタフェースおよ
   びフォントメモリからアウトラインフォント座標データ
   を一時的に格納しておくフォント入力ＦｉＦｏ手段と、
   フォント入力ＦｉＦｏ手段から順に座標データｘ、ｙを
   読み込み、座標データｘ′、ｙ′にアフィン変換するア
   フィン変換ブロックと、アフィン変換された座標データ
   を一時的に格納しておくＦｉＦｏ０と、該ＦｉＦｏ０か
   ら座標データを読み込み、曲線補間データに関しては曲
   線補間を行う曲線補間ブロックと、曲線補間ブロックか
   ら出力された座標データを一時的に格納しておくＦｉＦ
   ｏ１と、該ＦｉＦｏ１から座標データを読み込み、座標
   データ間をビットイメージでラインを発生するライン発
   生ブロックと、ライン発生ブロックから出力されたビッ
   トマップデータを格納するドットメモリと、該ドットメ
   モリからビットマップデータを読み込み、アウトライン
   内部を塗り潰し、ページメモリ上にビットマップデータ
   ブロック転送する塗り潰し・ＢｉｔＢＬＴブロック及び
   ページメモリインタフェースを備えたことを特徴とする
   文字発生装置。 ２、請求項１記載の文字発生装置において、入力された
   座標データｘ、ｙに対して、係数データａ、ｂ、ｃ、ｄ
   、および、座標軸移動量ｅ、ｆを定め、ｘ′＝ａｘ＋ｂ
   ｙ＋ｅ及びｙ′＝ｃｘ＋ｄｙ＋ｆを算出し、さらに、ア
   ウトラインフォントデータを構成するループの開始の座
   標データｘ＿ｏ、ｙ＿ｏに対しては、ライン発生ブロッ
   クがアフィン変換後のｘ＿ｏ′、ｙ＿ｏ′あるいは、ア
   フィン変換しない場合は、ｘ＿ｏ、ｙ＿ｏをドットメモ
   リ上に展開する際のドットメモリのアドレスをアフィン
   変換ブロックがアフィン変換を行う１つのハードウェア
   で計算し、計算されたアドレスデータは座標データ及び
   フラグデータと同じ経路でライン発生ブロックへ転送す
   ることを特徴とする文字発生用アフィン変換・ドットメ
   モリアドレス計算方式。 ３、請求項２記載の計算方式において、アフィン変換さ
   れた出力座標データあるいはアフィン変換しない入力お
   よび出力座標データは、整数部ｍビット及び小数部ｎビ
   ットで構成することを特徴とする文字発生用アフィン変
   換・ドットメモリアドレス計算方式。 ４、請求項２又は３記載の計算方式において、内部デー
   タバスの構成は、アフィン変換時には整数部ｊビット、
   小数部ｋビットに別け、ドットメモリアドレス計算時に
   は、整数部（ｊ＋ｋ）ビットとして計算することを特徴
   とする文字発生用アフィン変換・ドットメモリアドレス
   計算方式。 ５、アフィン変換用の回路ブロックにおいて、座標デー
   タｘ、ｙを格納する座標レジスタと、アフィン変換に必
   要とされる係数データを格納する係数レジスタと、座標
   軸移動量データを格納する座標軸移動量レジスタと、出
   力文字サイズを格納する出力サイズレジスタと、外部出
   力用メモリのソースアドレスを格納するワークメモリソ
   ースアドレスレジスタと、アフィン変換後のデータｘ′
   、ｙ′を格納する座標レジスタと、ドットメモリアドレ
   ス計算用レジスタと、アフィン変換およびドットメモリ
   アドレス計算を行う演算部とを備えたことを特徴とする
   文字発生用アフィン変換・ドットメモリアドレス計算装
   置。 ６、上記ドットメモリアドレスに格納されるビット情報
   であるビットアドレスは、ｌビットであって、ドットメ
   モリアドレス計算におけるビットアドレスは、アウトラ
   インフォントデータを構成するループの開始の座標デー
   タの出力されるｘ座標データｘ＿ｏあるいはｘ＿ｏ′の
   下位Ｓビットをデコードして出力することを特徴とする
   請求項５記載の文字発生用アフィン変換・ドットメモリ
   アドレス計算装置。