JPH03243193A - 電動機制御装置 - Google Patents
電動機制御装置Info
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- JPH03243193A JPH03243193A JP2037210A JP3721090A JPH03243193A JP H03243193 A JPH03243193 A JP H03243193A JP 2037210 A JP2037210 A JP 2037210A JP 3721090 A JP3721090 A JP 3721090A JP H03243193 A JPH03243193 A JP H03243193A
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- timing
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P5/00—Arrangements specially adapted for regulating or controlling the speed or torque of two or more electric motors
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/0077—Characterised by the use of a particular software algorithm
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/0004—Control strategies in general, e.g. linear type, e.g. P, PI, PID, using robust control
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Ac Motors In General (AREA)
- Control Of Electric Motors In General (AREA)
- Elevator Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、電動機のディジタル速度制御を行う電動機
制御装置に関する。
制御装置に関する。
（従来の技術）
複雑で高度な制御が行えることから、マイクロコンピュ
ータの普及に伴って制御の分野にもマイクロコンピュー
タが広く応用され、もはや、欠かすことのできない存在
となってきている。このようなマイクロコンピュータを
利用した電動機のディジタル速度制御における従来技術
について、エレベータの電動機制御装置を例に説明する
。
ータの普及に伴って制御の分野にもマイクロコンピュー
タが広く応用され、もはや、欠かすことのできない存在
となってきている。このようなマイクロコンピュータを
利用した電動機のディジタル速度制御における従来技術
について、エレベータの電動機制御装置を例に説明する
。
第５図にエレベータにおける速度制御系のブロック図を
示す。第５図において、４１は三相交流電源、４２はコ
ンバータ、４３は直流平滑コンデンサ、４４はインバー
タであり、三相交流電源４２をコンバータ４２により直
流に変換した後、さらにインバータ４４により可変電圧
・可変周波数の交流に変換して誘導電動機４７に供給す
る。
示す。第５図において、４１は三相交流電源、４２はコ
ンバータ、４３は直流平滑コンデンサ、４４はインバー
タであり、三相交流電源４２をコンバータ４２により直
流に変換した後、さらにインバータ４４により可変電圧
・可変周波数の交流に変換して誘導電動機４７に供給す
る。
４８は電動機軸に設置された回転角検出器であり、パル
スジェネレータまたはレゾルバで横或される。４９は綱
車てあり、この綱車４９に巻き掛けられたロープに釣り
下げられた釣合重り５０とエレベータ乗りかこ５１は綱
車４９を電動機４７により回転駆動させることにより、
走行される。
スジェネレータまたはレゾルバで横或される。４９は綱
車てあり、この綱車４９に巻き掛けられたロープに釣り
下げられた釣合重り５０とエレベータ乗りかこ５１は綱
車４９を電動機４７により回転駆動させることにより、
走行される。
エレベータ乗りかご５１に設置された荷重検出器５１ａ
は荷重検出信号を出力する。
は荷重検出信号を出力する。
エレベータの速度制御はインバータ４４に適切なヘース
駆動信号をりえることにより行われるが、この制御につ
いて、次に説明する。
駆動信号をりえることにより行われるが、この制御につ
いて、次に説明する。
速度指令値発生ブロック６０により出力される速度指令
値と、回転角検出器４８から出力された回転角情報を回
転角・速度変換ブロック５８に人力することにより得ら
れる速度検出値との偏差を速度制御ブロック５つに入力
し、その出力と荷重検出信号とを加算ブロック５７に人
力し、トルク指令信号をヘクトル制御演算ブロック５６
に人力する。
値と、回転角検出器４８から出力された回転角情報を回
転角・速度変換ブロック５８に人力することにより得ら
れる速度検出値との偏差を速度制御ブロック５つに入力
し、その出力と荷重検出信号とを加算ブロック５７に人
力し、トルク指令信号をヘクトル制御演算ブロック５６
に人力する。
このベクトル制御演算ブロック５６には、回転角検出器
４８から出力された回転角情報も人力される。その結果
、ヘクトル制御演算ブロック５６からは誘導電動機４７
に対する電流指令値か出力され、これと電流検出器４５
より出力された電流検出信号との偏差か、電流制御プロ
・ンク５５に入力され、この出力である電圧指令信号と
キャリア三角波発生ブロック５４から出力されるキャリ
ア三角波とを比較器５３に人力し、その出力であるベー
ス信号をベース駆動回路５２に人力してベス駆動信号を
得、これをインバータ４４に供給することによりエレベ
ータの速度制御を行う。
４８から出力された回転角情報も人力される。その結果
、ヘクトル制御演算ブロック５６からは誘導電動機４７
に対する電流指令値か出力され、これと電流検出器４５
より出力された電流検出信号との偏差か、電流制御プロ
・ンク５５に入力され、この出力である電圧指令信号と
キャリア三角波発生ブロック５４から出力されるキャリ
ア三角波とを比較器５３に人力し、その出力であるベー
ス信号をベース駆動回路５２に人力してベス駆動信号を
得、これをインバータ４４に供給することによりエレベ
ータの速度制御を行う。
このように構成されたエレベータの電動機制御装置にお
いて、従来は、第５図に点線で囲む部分Ａを汎用のマイ
クロプロセッサとＩＣ素子とにより構威し、このディジ
タル回路Ａにより運転シーケンス及び保護シーケンスを
ともにディジタル処理していた。そして、ディジタル回
路Ａより出力されるディジタル電流指令値信号をＤ／Ａ
変換器によりアナログ信号に変換し、以後の電流制御ブ
ロック５５、キャリア三角波発生ブロック５４及び比較
器５３はアナログ信号により処理していた。
いて、従来は、第５図に点線で囲む部分Ａを汎用のマイ
クロプロセッサとＩＣ素子とにより構威し、このディジ
タル回路Ａにより運転シーケンス及び保護シーケンスを
ともにディジタル処理していた。そして、ディジタル回
路Ａより出力されるディジタル電流指令値信号をＤ／Ａ
変換器によりアナログ信号に変換し、以後の電流制御ブ
ロック５５、キャリア三角波発生ブロック５４及び比較
器５３はアナログ信号により処理していた。
（発明が解決しようとする課題）
しかしながら、このような従来のアナログ信号により電
流制御を行う電動機制御装置では、演算増幅器のオフセ
ットや回路定数などが温度や温度などの環境により変化
したり、アナログ信号が外部からのノイズの影響を容易
に受けたりする問題点があった。さらに電流制御の追従
性を上げようとしてループケインを増加すると電圧波形
が乱れるので、電流制御の追従性に限界がある問題点も
あった。
流制御を行う電動機制御装置では、演算増幅器のオフセ
ットや回路定数などが温度や温度などの環境により変化
したり、アナログ信号が外部からのノイズの影響を容易
に受けたりする問題点があった。さらに電流制御の追従
性を上げようとしてループケインを増加すると電圧波形
が乱れるので、電流制御の追従性に限界がある問題点も
あった。
一方、近年においては、ディジタルシグナルプロセンサ
（以下、ＤＳＰと称する）やカスタムＩＣ（以下、ＡＳ
ＩＣと称する）の出現により、高速なディジタル信号処
理が可能となり、電流制御をディジタル回路で行うこと
が可能になった。これにより、先に運べた環境やノイズ
の影響を避け、しかも電流制御の追従性を上げることが
可能になった。しかし、電流制御部を含め、エレベータ
の速度制御をすべてディジタル信号により行う場合、電
流制御、速度制御などの処理速度はマイクロプロセッサ
より速いことが要求される。このため、この部分はマイ
クロプロセッサと非同期の高速クロックにより駆動され
るが、マイクロプロセ、ツサとこの部分とのインタフェ
ースは両方のタイミング信号を互いに出力し合い、同期
をとって行う必要があるために複雑となり、これに起因
してデータ転送に制約が生したり、マイクロプロセッサ
の負荷が増大するという問題点が生じていた。
（以下、ＤＳＰと称する）やカスタムＩＣ（以下、ＡＳ
ＩＣと称する）の出現により、高速なディジタル信号処
理が可能となり、電流制御をディジタル回路で行うこと
が可能になった。これにより、先に運べた環境やノイズ
の影響を避け、しかも電流制御の追従性を上げることが
可能になった。しかし、電流制御部を含め、エレベータ
の速度制御をすべてディジタル信号により行う場合、電
流制御、速度制御などの処理速度はマイクロプロセッサ
より速いことが要求される。このため、この部分はマイ
クロプロセッサと非同期の高速クロックにより駆動され
るが、マイクロプロセ、ツサとこの部分とのインタフェ
ースは両方のタイミング信号を互いに出力し合い、同期
をとって行う必要があるために複雑となり、これに起因
してデータ転送に制約が生したり、マイクロプロセッサ
の負荷が増大するという問題点が生じていた。
この発明は、このような従来の問題点に鑑みてなされた
もので、その目的とするところは、制御がしやすく、デ
ータ転送の制約も生じない、しかもマイクロプロセッサ
の負荷を重くすることのないディジタル制御方式の電動
機制御装置を提供することにある。
もので、その目的とするところは、制御がしやすく、デ
ータ転送の制約も生じない、しかもマイクロプロセッサ
の負荷を重くすることのないディジタル制御方式の電動
機制御装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明は、電動機主要演算を行う上位マイクロプロセ
ッサと、この上位マイクロプロセッサの動作クロックよ
り高速のクロックにて動作して高速処理演算を行い、電
動機制御値を発生するディジタル処理系とにより構成さ
れる電動機制御装置において、前記上位マイクロプロセ
ッサとディジタル処理系との間のデータインタフェース
用レジスタと、前記上位マイクロプロセッサかラノアク
セス信号をディジタル処理系の動作クロックにより適当
なタイミングに変えるタイミング回路とを備え、前記タ
イミング回路の出力信号を前記Ｉノジスタにタイミング
信号として与えることにより適切なタイミングでデータ
の授受を行うようにしたものである。
ッサと、この上位マイクロプロセッサの動作クロックよ
り高速のクロックにて動作して高速処理演算を行い、電
動機制御値を発生するディジタル処理系とにより構成さ
れる電動機制御装置において、前記上位マイクロプロセ
ッサとディジタル処理系との間のデータインタフェース
用レジスタと、前記上位マイクロプロセッサかラノアク
セス信号をディジタル処理系の動作クロックにより適当
なタイミングに変えるタイミング回路とを備え、前記タ
イミング回路の出力信号を前記Ｉノジスタにタイミング
信号として与えることにより適切なタイミングでデータ
の授受を行うようにしたものである。
（作用）
この発明の電動機制御装置では、上位マイクロプロセッ
サにより主要な制御を実施し、これより制御情報を得て
、ディジタル処理系は上位マイクロプロセッサとは非同
期に動作し、電動機を制御する。そして、ディジタル処
理系の動作クロックは上位マイクロプロセッサとは非同
期であり、さらに高速であるため、ディジタル処理系と
上位マイクロプロセッサとの間には速度差がある。
サにより主要な制御を実施し、これより制御情報を得て
、ディジタル処理系は上位マイクロプロセッサとは非同
期に動作し、電動機を制御する。そして、ディジタル処
理系の動作クロックは上位マイクロプロセッサとは非同
期であり、さらに高速であるため、ディジタル処理系と
上位マイクロプロセッサとの間には速度差がある。
そこで、両者間のデータインタフェース用のレジスタを
設け、上位マイクロプロセッサからのデータアクセス信
号を前記高速クロックを分周して得られるディジタル処
理系のタイミングクロックにより、タイミングを変えて
このレジスタに９えることによりデータの授受を行う。
設け、上位マイクロプロセッサからのデータアクセス信
号を前記高速クロックを分周して得られるディジタル処
理系のタイミングクロックにより、タイミングを変えて
このレジスタに９えることによりデータの授受を行う。
すなわち、上位マイクロプロセッサによりシステムのシ
ーケンスを制御すると共に、システムの駆動源の速度検
出や電流制御系の制御を行う高速のディジタル処理系と
を有するエレベータ制御装置などにおいて、データレジ
スタを設けて、マイクロプロセッサとディジタル処理系
とのデータ授受はこのレジスタを用いて行うようにした
ものであるから、これにより、速度検出部、電流制御部
を上位マイクロプロセッサのアドレス空間に割り付けら
れたペリフェラルの一つとして扱うことが可能になり、
この間のデータ転送が簡略化されて汎用化されることに
なる。そのため、上位マイクロプロセッサと速度検出部
、電流制御部ではデータ授受に際してこのデータバッフ
ァをアクセスすれば、このように動作速度の違う上位マ
イクロプロセッサと速度検出部、電流制御部の間でも支
障なく、しかも容易にデータ授受が行える。
ーケンスを制御すると共に、システムの駆動源の速度検
出や電流制御系の制御を行う高速のディジタル処理系と
を有するエレベータ制御装置などにおいて、データレジ
スタを設けて、マイクロプロセッサとディジタル処理系
とのデータ授受はこのレジスタを用いて行うようにした
ものであるから、これにより、速度検出部、電流制御部
を上位マイクロプロセッサのアドレス空間に割り付けら
れたペリフェラルの一つとして扱うことが可能になり、
この間のデータ転送が簡略化されて汎用化されることに
なる。そのため、上位マイクロプロセッサと速度検出部
、電流制御部ではデータ授受に際してこのデータバッフ
ァをアクセスすれば、このように動作速度の違う上位マ
イクロプロセッサと速度検出部、電流制御部の間でも支
障なく、しかも容易にデータ授受が行える。
（実施例）
以下、この発明の実施例を図に基づいて詳説する。
第１図はこの発明の一実施例であるエレベータの全ディ
ジタル電動機制御装置の構成図である。
ジタル電動機制御装置の構成図である。
第１図における１はマイクロプロセッサ（ＣＰ Ｕ）で
あり、２はデータバスである。３はデータバス制御信号
であり、リード信号、ライト信号、チップセレクト信号
、アドレスバスより構成される。
あり、２はデータバスである。３はデータバス制御信号
であり、リード信号、ライト信号、チップセレクト信号
、アドレスバスより構成される。
４はパルスジェネレータ出力である２相パルス信号てあ
り、この２相パルス信号４は回転角検出、ヘクトル制御
演算を行う速度検出用のカスタムＩＣ（Ａ Ｓ Ｉ Ｃ
−ＡＰＰＬＩＣＡＴＩＯＮ ５ＰＥＣＩＦＩＣＩＮＴＥ
ＧＲ＾−ＴＥＤ ＣＩＲＣＵＩＴ） ５に人力される。
り、この２相パルス信号４は回転角検出、ヘクトル制御
演算を行う速度検出用のカスタムＩＣ（Ａ Ｓ Ｉ Ｃ
−ＡＰＰＬＩＣＡＴＩＯＮ ５ＰＥＣＩＦＩＣＩＮＴＥ
ＧＲ＾−ＴＥＤ ＣＩＲＣＵＩＴ） ５に人力される。
６はディジタルシグナルプロセッサ（ＤＳＰ）７と共に
電流制御以後の処理を行うＡＳＩＣであり、ベース駆動
信号８を出力する。
電流制御以後の処理を行うＡＳＩＣであり、ベース駆動
信号８を出力する。
９はアナログの電流検出信号であり、Ａ／Ｄ変換器１０
によりディジタル信号に変換されて前記ＡＳ Ｉ Ｃ６
に与えられる。
によりディジタル信号に変換されて前記ＡＳ Ｉ Ｃ６
に与えられる。
１１は高速クロック発生器（ＯＳ Ｃ）であり、ＡＳ
Ｉ Ｃ５、ＡＳ Ｉ Ｃ６、ＤＳＰ７及びＡ／Ｄ変換器
１０における処理はこのクロックに同期して行われる。
Ｉ Ｃ５、ＡＳ Ｉ Ｃ６、ＤＳＰ７及びＡ／Ｄ変換器
１０における処理はこのクロックに同期して行われる。
この電動機制御装置において、マイクロプロセッサ１て
は運転シーケンス処理と保護シーケンス処理とを共に、
第５図に示したと同様に速度指令値の発生（６０） 、
回転角・速度変換（５８）、速度制御（５９）、荷重検
出信号との加算（５７）を行い、トルク指令などをデー
タバス２を介してＡＳＩＣ５，６に転送する。
は運転シーケンス処理と保護シーケンス処理とを共に、
第５図に示したと同様に速度指令値の発生（６０） 、
回転角・速度変換（５８）、速度制御（５９）、荷重検
出信号との加算（５７）を行い、トルク指令などをデー
タバス２を介してＡＳＩＣ５，６に転送する。
ＡＳ Ｉ Ｃ５では、パルスジェネレータ出力である２
相パルス信号４を得て、これを回転角情報に変換し、マ
イクロプロセッサ】に転送する。また、この回転角情報
とマイクロプロセッサ１から転送されるすべり周波数に
より第５図におけるベクトル制御演算（５６）の一部を
行い、電流指令値位相基準信号をＡＳＩＣ６に転送する
。
相パルス信号４を得て、これを回転角情報に変換し、マ
イクロプロセッサ】に転送する。また、この回転角情報
とマイクロプロセッサ１から転送されるすべり周波数に
より第５図におけるベクトル制御演算（５６）の一部を
行い、電流指令値位相基準信号をＡＳＩＣ６に転送する
。
ＤＳＰ７では、ＡＳＩＣ６を介して得られる電流検出信
号と電流指令値位相基準信号とトルク指令により、第５
図におけるヘクトル制御ｌ演算（５６）と電流制御（５
５）を行い、この結果得られる電圧指令信号をＡＳＩＣ
６に転送する。
号と電流指令値位相基準信号とトルク指令により、第５
図におけるヘクトル制御ｌ演算（５６）と電流制御（５
５）を行い、この結果得られる電圧指令信号をＡＳＩＣ
６に転送する。
ＡＳＩＣ６ては、先に述べたＤＳＰ７へのブタのインタ
フェースと、第５図におけるキャリア：角波の発生（５
４）と電圧指令信号とキャリア三角波との比較（５３）
とを行い、ベース駆動回路（５２）へ出力するためのベ
ース信号を発生する。
フェースと、第５図におけるキャリア：角波の発生（５
４）と電圧指令信号とキャリア三角波との比較（５３）
とを行い、ベース駆動回路（５２）へ出力するためのベ
ース信号を発生する。
このように構成されたエレベータの全ディジタル電動機
制御装置におけるマイクロプロセッサ１とＡＳＩＣ６と
のデータインタフェースについて、第２図を参照して説
明する。
制御装置におけるマイクロプロセッサ１とＡＳＩＣ６と
のデータインタフェースについて、第２図を参照して説
明する。
第２図はＡｓＩｃ６内のデータバス人出力部分のブロッ
ク図である。この第２図において、１２〜１５は第１図
におけるデータバス制御信号３てあり、１２はリート信
号（ＲＤ）、１３はチップセレクト信号（Ｃ３）
１４はアドレスバス（ＡＤＤＲＥＳＳ ＢＵＳ） 、
１５はライト信号（ＷＲ）であり、マイクロプロセッサ
１よりＡＳＩＣ６に与えられる。
ク図である。この第２図において、１２〜１５は第１図
におけるデータバス制御信号３てあり、１２はリート信
号（ＲＤ）、１３はチップセレクト信号（Ｃ３）
１４はアドレスバス（ＡＤＤＲＥＳＳ ＢＵＳ） 、
１５はライト信号（ＷＲ）であり、マイクロプロセッサ
１よりＡＳＩＣ６に与えられる。
１６はデータバス制御信号１２〜１５をデコードするデ
コーダであり、この出力である回転角やすべり周波数な
どのデータがデータバス２へ人出力される。
コーダであり、この出力である回転角やすべり周波数な
どのデータがデータバス２へ人出力される。
１７は第１図における高速クロック発生器１１より出力
される高速クロックをカウンタにより分周して得られる
タイミングクロックである。１８はデコーダの出力であ
る上位マイクロプロセッサ１から得られるアクセス信号
を適当なタイミングにするタイミング回路である。
される高速クロックをカウンタにより分周して得られる
タイミングクロックである。１８はデコーダの出力であ
る上位マイクロプロセッサ１から得られるアクセス信号
を適当なタイミングにするタイミング回路である。
］９は、データバス２へＡＳ Ｉ Ｃ６内部の人力デー
タバス２０、出力データバス２１のデータを入出力する
ために、出力容量の大きなトライステートバッファと入
力バッファとにより構成されるデータバス入出カバソフ
ァ回路であり、このデータバス入出カバソファ回路１９
の出力ドライステートバッファはリード信号］−２とチ
ップセレクト信号１３の論理積回路２２による論理積に
よりゲルトを開き、内部出力データバス２１のデータを
データバス２に出力する。
タバス２０、出力データバス２１のデータを入出力する
ために、出力容量の大きなトライステートバッファと入
力バッファとにより構成されるデータバス入出カバソフ
ァ回路であり、このデータバス入出カバソファ回路１９
の出力ドライステートバッファはリード信号］−２とチ
ップセレクト信号１３の論理積回路２２による論理積に
よりゲルトを開き、内部出力データバス２１のデータを
データバス２に出力する。
ＡＳＩＣ６内の信号で上位マイクロプロセッサ１に転送
されるべきデータ、例えば回転角などは第２図中の２３
で示される。これらのデータ２３はタイミング回路１８
の出力により、出力データレジスタ（Ｒ）２５に取り込
まれ、さらにタイミング回路１８の人力である上位マイ
クロプロセッサ１からのリード信号１２、アドレス信号
１４、チップセレクト信号１３をデコーダ１６によりデ
コードして得られるアクセス信号２６により、このレジ
スタ２５の出力側に接続されたトライステートバッファ
２７のゲートを開き、出力データバス２１へ出力される
。そしてデータバス入出カバソファ回路１つを通り、上
位マイクロプロセッサ１からのデータバス２に出力され
る。
されるべきデータ、例えば回転角などは第２図中の２３
で示される。これらのデータ２３はタイミング回路１８
の出力により、出力データレジスタ（Ｒ）２５に取り込
まれ、さらにタイミング回路１８の人力である上位マイ
クロプロセッサ１からのリード信号１２、アドレス信号
１４、チップセレクト信号１３をデコーダ１６によりデ
コードして得られるアクセス信号２６により、このレジ
スタ２５の出力側に接続されたトライステートバッファ
２７のゲートを開き、出力データバス２１へ出力される
。そしてデータバス入出カバソファ回路１つを通り、上
位マイクロプロセッサ１からのデータバス２に出力され
る。
上位マイクロプロセッサ１からＡＳＩＣ６へ転送される
べきデータは、データバス２からデータバス入出カバソ
ファ回路１９を通り、ＡＳｆＣ６内部の人力データバス
２０に人力され、さらに上位マイクロプロセッサ１から
のライト信号１５により１段目のレジスタ２８を通し、
２段目の入力データパス２つに保持される。
べきデータは、データバス２からデータバス入出カバソ
ファ回路１９を通り、ＡＳｆＣ６内部の人力データバス
２０に人力され、さらに上位マイクロプロセッサ１から
のライト信号１５により１段目のレジスタ２８を通し、
２段目の入力データパス２つに保持される。
上位マイクロプロセッサ１からのライト信号１５、アド
レス信号１４、チップセレクト信号１３をデコーダ１６
によりデコードして得られるアクセス信号２６をタイミ
ング回路１８に入力して適当なタイミングに変換する。
レス信号１４、チップセレクト信号１３をデコーダ１６
によりデコードして得られるアクセス信号２６をタイミ
ング回路１８に入力して適当なタイミングに変換する。
そしてこのタイミング回路１８の出力３０により、さら
に２段目の人力データバス２９に接続されている２段目
の人力データレジスタ３１にデータを取り込み、データ
処理中のデータバス３２にそのデータを与える。
に２段目の人力データバス２９に接続されている２段目
の人力データレジスタ３１にデータを取り込み、データ
処理中のデータバス３２にそのデータを与える。
このように、ＡＳＩＣ６内部の入力データパス２０．２
９を２段構成とし、ライト信号１５のみで１段目のレジ
スタ２８にデータを取り込む理由は、デコーダ１６やタ
イミング回路１８の遅延によりデータバス２上のデータ
とタイミング回路１８の出力である同期化されたデータ
アクセス信号２０とのタイミングが崩れ、データバス２
上のデータがレジスタ３１に取り込まれなくなるのを防
ぐためである。
９を２段構成とし、ライト信号１５のみで１段目のレジ
スタ２８にデータを取り込む理由は、デコーダ１６やタ
イミング回路１８の遅延によりデータバス２上のデータ
とタイミング回路１８の出力である同期化されたデータ
アクセス信号２０とのタイミングが崩れ、データバス２
上のデータがレジスタ３１に取り込まれなくなるのを防
ぐためである。
第３図に上記のタイミング回路１８の詳しい回路構成を
、また第４図にタイミング回路１８と内部処理データ２
３．３２のタイミングチャートを示している。第３図に
おいて、１７ａは内部処理データが更新する周期に同期
したタイミングクロック、またはそのクロックを倍周し
た高速クロック、１−７ ｂは１７ａと同じクロックか
、またさらに高速なりロックである。また３３ａはプリ
セント付きＤ−Ｑフリップフロップ、３３ｂはＤ−Ｑフ
リップフロップ、３３Ｃは論理積素子である。
、また第４図にタイミング回路１８と内部処理データ２
３．３２のタイミングチャートを示している。第３図に
おいて、１７ａは内部処理データが更新する周期に同期
したタイミングクロック、またはそのクロックを倍周し
た高速クロック、１−７ ｂは１７ａと同じクロックか
、またさらに高速なりロックである。また３３ａはプリ
セント付きＤ−Ｑフリップフロップ、３３ｂはＤ−Ｑフ
リップフロップ、３３Ｃは論理積素子である。
このように回路を構成することにより、プリセット付き
Ｉ）−Ｑフリップフロップ３３ａの出力２６ａは上位マ
イクロプロセッサ１からのアクセス信号２６の立ち上が
り、または立ち下がりの後、次のタイミングクロック１
７ａの立ち上がりに同期した信号°となり、さらにこの
信号２６ａを微分回路に入力し、この信号２６ａの立ち
上がり、立ち下がりに同期したタイミング信号２４．３
０がこの回路１８より出力される。
Ｉ）−Ｑフリップフロップ３３ａの出力２６ａは上位マ
イクロプロセッサ１からのアクセス信号２６の立ち上が
り、または立ち下がりの後、次のタイミングクロック１
７ａの立ち上がりに同期した信号°となり、さらにこの
信号２６ａを微分回路に入力し、この信号２６ａの立ち
上がり、立ち下がりに同期したタイミング信号２４．３
０がこの回路１８より出力される。
これらのタイミングの関係は第４図に示されている。第
４図において、２３または３２て示したデータ処理中の
データバスのタイミングとは、２３の場合には、ディジ
タル処理系内部の処理によりこのデータが更新されるタ
イミングを示し、また３２の場合には、ディジタル処理
系内部の処理のためデータが安定していなければならな
いタイミングを示す。つまり、このタイミングに重なっ
て上位マイクロプロセッサ１からのデータアクセスが行
われると、正常なデータの授受はてきない。
４図において、２３または３２て示したデータ処理中の
データバスのタイミングとは、２３の場合には、ディジ
タル処理系内部の処理によりこのデータが更新されるタ
イミングを示し、また３２の場合には、ディジタル処理
系内部の処理のためデータが安定していなければならな
いタイミングを示す。つまり、このタイミングに重なっ
て上位マイクロプロセッサ１からのデータアクセスが行
われると、正常なデータの授受はてきない。
なお、この第４図では、上位マイクロプロセッサ１から
のデータアクセス信号２６が前記のタイミングになった
場合について示しである。
のデータアクセス信号２６が前記のタイミングになった
場合について示しである。
このタイミングチャートよりタイミング回路１８の出力
であるタイミング信号２４．３０がデータ処理中のデー
タ２３または３２のタイミングと違ったタイミングでイ
ネーブルになっていることが分かる。さらに、このタイ
ミング回路１８において、プリセット付きＤ−Ｑフリッ
プフロップ３３ａの出力と微分回路の間にタイミングク
ロックによるシフトレジスタを挿入することにより、第
４図に示した時間Δｔを変えることができる。したがっ
て、データ処理中のデータ２３または３２のタイミング
のばらつきを考慮して、適当なシフトレジスタを挿入す
ることにより、当該タイミング回路１８に人力するタイ
ミングクロックを変更せＣに当該タイミング回路１８の
出力であるタイミング信号２４．３０のタイミングを変
えることができるのである。
であるタイミング信号２４．３０がデータ処理中のデー
タ２３または３２のタイミングと違ったタイミングでイ
ネーブルになっていることが分かる。さらに、このタイ
ミング回路１８において、プリセット付きＤ−Ｑフリッ
プフロップ３３ａの出力と微分回路の間にタイミングク
ロックによるシフトレジスタを挿入することにより、第
４図に示した時間Δｔを変えることができる。したがっ
て、データ処理中のデータ２３または３２のタイミング
のばらつきを考慮して、適当なシフトレジスタを挿入す
ることにより、当該タイミング回路１８に人力するタイ
ミングクロックを変更せＣに当該タイミング回路１８の
出力であるタイミング信号２４．３０のタイミングを変
えることができるのである。
以上述べてきたように、ＡＳＩＣ６内部のデータバス入
力部分を構成すれば、上位マイクロプロセッサ１はＡＳ
ＩＣ５，６とのデータの授受を、特別なソフトウェア処
理を行ったり、複雑なインタフェース回路を設けること
なしに、アドレス空間のある領域に割り当てられたペリ
フェラルの一つとして行うことができる。
力部分を構成すれば、上位マイクロプロセッサ１はＡＳ
ＩＣ５，６とのデータの授受を、特別なソフトウェア処
理を行ったり、複雑なインタフェース回路を設けること
なしに、アドレス空間のある領域に割り当てられたペリ
フェラルの一つとして行うことができる。
したがって、この実施例においては、電流制御などのよ
うに高速処理を必要とされる回路部分へのマイクロプロ
セッサからのデータアクセス信号を、高速処理部分の高
速クロックにより適当なタイミングに変換したデータア
クセス信号に同期して上位マイクロプロセッサからのデ
ータを高速処理部分のレジスタに取り込むことにより、
汎用性を持たせたエレベータの全ディノタル速度制御を
実施することができるようになる。
うに高速処理を必要とされる回路部分へのマイクロプロ
セッサからのデータアクセス信号を、高速処理部分の高
速クロックにより適当なタイミングに変換したデータア
クセス信号に同期して上位マイクロプロセッサからのデ
ータを高速処理部分のレジスタに取り込むことにより、
汎用性を持たせたエレベータの全ディノタル速度制御を
実施することができるようになる。
なお、上記実施例においては、−４位マイクロプロセッ
サからのアクセス信号をデインタル処理系のタイミング
クロックに同期させる同期化回路を上記の構成の中のタ
イミング回路に置き換え、この同期化回路の出力をデー
タインタフェース用のレジスタに与える構成としても同
様の作用を得ることができる。しかしこの場合、特に上
位マイクロプロセッサからアクセスしようとするデータ
がディジタル処理系の中で高速処理されている場合には
、同期化回路内のＤ−Ｑフリツプフロツプの遅延時間の
ばらつきを考慮して同期化させるタイミングクロックを
選ぶことになる。このため、タイミングクロックを発生
させる分周カウンタの設計が困難となることがある。
サからのアクセス信号をデインタル処理系のタイミング
クロックに同期させる同期化回路を上記の構成の中のタ
イミング回路に置き換え、この同期化回路の出力をデー
タインタフェース用のレジスタに与える構成としても同
様の作用を得ることができる。しかしこの場合、特に上
位マイクロプロセッサからアクセスしようとするデータ
がディジタル処理系の中で高速処理されている場合には
、同期化回路内のＤ−Ｑフリツプフロツプの遅延時間の
ばらつきを考慮して同期化させるタイミングクロックを
選ぶことになる。このため、タイミングクロックを発生
させる分周カウンタの設計が困難となることがある。
ところが、この発明のようにタイミング回路を同期化回
路の代わりに用いれば、タイミンク回路に与えられるタ
イミングクロックは、上位マイクロプロセッサかアクセ
スするデータに対してディジタル処理系の中で同期して
処理するタイミングクロックよりも高速のクロフクとな
り、タイミング回路の出力であるタイミング信号のタイ
ミング、すなわちデータインタフェース用のレジスタに
データを取り込むタイミングは、そのタイミング回路内
にシフトレジスタ回路を追加することで容易に変えるこ
とができようになり、このため、タイミングクロックを
変える必要がなくなり、分周カウンタの設計が容易とな
るのである。
路の代わりに用いれば、タイミンク回路に与えられるタ
イミングクロックは、上位マイクロプロセッサかアクセ
スするデータに対してディジタル処理系の中で同期して
処理するタイミングクロックよりも高速のクロフクとな
り、タイミング回路の出力であるタイミング信号のタイ
ミング、すなわちデータインタフェース用のレジスタに
データを取り込むタイミングは、そのタイミング回路内
にシフトレジスタ回路を追加することで容易に変えるこ
とができようになり、このため、タイミングクロックを
変える必要がなくなり、分周カウンタの設計が容易とな
るのである。
［発明の効果コ
以上のようにこの発明によれば、低速処理のディジタル
処理系と高速処理のディジタル処理系とのデータ授受を
容易に、かつ負担な〈実施でき、しかもデータ転送の制
約も生しないディジタル制御方式の電動機制御装置を提
供できるのである。
処理系と高速処理のディジタル処理系とのデータ授受を
容易に、かつ負担な〈実施でき、しかもデータ転送の制
約も生しないディジタル制御方式の電動機制御装置を提
供できるのである。
第１図はこの発明の一実施例の構成国、第２図は上記実
施例のＡＳＩＣのデータバス人出力部分の構成を示すブ
ロック図、第３図は上記実施例のＡＳＩＣにおけるタイ
ミング回路の構成を示すブロック図、第４図は上記実施
例におけるタイミング回路のデータアクセスのタイミン
グを示すタイミングチャート、第５図は従来例のブロッ
ク図である。 １・・・マイクロプロセッサ ２・・・データバス５．
６・・・カスタムＩＣ（ＡＳＩＣ）７・・・ディジタル
シグナルプロセッサ（ＤＳＰ）１０・・・Ａ／Ｄ変換器 １１・・・高速クロック発生器 １６・・・デコーダ １８・・・タイミング回路 ２５．２８．３１・・・レジスタ
施例のＡＳＩＣのデータバス人出力部分の構成を示すブ
ロック図、第３図は上記実施例のＡＳＩＣにおけるタイ
ミング回路の構成を示すブロック図、第４図は上記実施
例におけるタイミング回路のデータアクセスのタイミン
グを示すタイミングチャート、第５図は従来例のブロッ
ク図である。 １・・・マイクロプロセッサ ２・・・データバス５．
６・・・カスタムＩＣ（ＡＳＩＣ）７・・・ディジタル
シグナルプロセッサ（ＤＳＰ）１０・・・Ａ／Ｄ変換器 １１・・・高速クロック発生器 １６・・・デコーダ １８・・・タイミング回路 ２５．２８．３１・・・レジスタ
Claims (1)
- 電動機主要演算を行う上位マイクロプロセッサと、こ
の上位マイクロプロセッサの動作クロックより高速のク
ロックにて動作して高速処理演算を行い、電動機制御値
を発生するディジタル処理系とにより構成される電動機
制御装置において、前記上位マイクロプロセッサとディ
ジタル処理系との間のデータインタフェース用レジスタ
と、前記上位マイクロプロセッサからのアクセス信号を
ディジタル処理系の動作クロックにより適当なタイミン
グに変えるタイミング回路とを備え、前記タイミング回
路の出力信号を前記レジスタにタイミング信号として与
えることにより適切なタイミングでデータの授受を行う
ようにして成る電動機制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037210A JPH03243193A (ja) | 1990-02-20 | 1990-02-20 | 電動機制御装置 |
| GB9103529A GB2242795B (en) | 1990-02-20 | 1991-02-20 | Digital apparatus for controlling operation of electric motor |
| KR1019910002683A KR940003006B1 (ko) | 1990-02-20 | 1991-02-20 | 전기모터의 디지탈 속도제어장치 |
| US07/921,984 US5287045A (en) | 1990-02-20 | 1992-08-03 | Fully digital apparatus for controlling operation of electric motor |
| HK110995A HK110995A (en) | 1990-02-20 | 1995-07-06 | Digital apparatus for controlling operation of electric motor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037210A JPH03243193A (ja) | 1990-02-20 | 1990-02-20 | 電動機制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03243193A true JPH03243193A (ja) | 1991-10-30 |
Family
ID=12491230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037210A Pending JPH03243193A (ja) | 1990-02-20 | 1990-02-20 | 電動機制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH03243193A (ja) |
| KR (1) | KR940003006B1 (ja) |
| GB (1) | GB2242795B (ja) |
| HK (1) | HK110995A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014140300A (ja) * | 2010-02-02 | 2014-07-31 | Gm Global Technology Operations Inc | 直列弾性アクチュエータの力およびインピーダンスのロバスト制御のための構成 |
| US10003288B2 (en) | 2016-02-03 | 2018-06-19 | Rohm Co., Ltd. | Motor control circuit and fan including the same |
| CN113173466A (zh) * | 2021-03-23 | 2021-07-27 | 上海新时达电气股份有限公司 | 电梯接口板和电梯服务设备接入方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19535676C2 (de) * | 1994-10-14 | 1997-10-23 | Telefunken Microelectron | Verfahren zur Leistungssteuerung eines Induktionsmotors |
| US5923145A (en) * | 1997-08-15 | 1999-07-13 | S-B Power Tool Company | Controller for variable speed motor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043757B2 (ja) * | 1981-05-06 | 1985-09-30 | 株式会社日立製作所 | 電動機の制御方法およびその制御装置 |
| JPS60183990A (ja) * | 1984-02-29 | 1985-09-19 | Mitsubishi Electric Corp | エレベ−タの速度制御装置 |
-
1990
- 1990-02-20 JP JP2037210A patent/JPH03243193A/ja active Pending
-
1991
- 1991-02-20 KR KR1019910002683A patent/KR940003006B1/ko not_active Expired - Fee Related
- 1991-02-20 GB GB9103529A patent/GB2242795B/en not_active Expired - Fee Related
-
1995
- 1995-07-06 HK HK110995A patent/HK110995A/xx not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014140300A (ja) * | 2010-02-02 | 2014-07-31 | Gm Global Technology Operations Inc | 直列弾性アクチュエータの力およびインピーダンスのロバスト制御のための構成 |
| US10003288B2 (en) | 2016-02-03 | 2018-06-19 | Rohm Co., Ltd. | Motor control circuit and fan including the same |
| CN113173466A (zh) * | 2021-03-23 | 2021-07-27 | 上海新时达电气股份有限公司 | 电梯接口板和电梯服务设备接入方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| HK110995A (en) | 1995-07-14 |
| GB2242795B (en) | 1994-08-10 |
| GB9103529D0 (en) | 1991-04-10 |
| KR940003006B1 (ko) | 1994-04-09 |
| KR920000169A (ko) | 1992-01-10 |
| GB2242795A (en) | 1991-10-09 |
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