JPH0434169B2 - - Google Patents
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- Publication number
- JPH0434169B2 JPH0434169B2 JP61165412A JP16541286A JPH0434169B2 JP H0434169 B2 JPH0434169 B2 JP H0434169B2 JP 61165412 A JP61165412 A JP 61165412A JP 16541286 A JP16541286 A JP 16541286A JP H0434169 B2 JPH0434169 B2 JP H0434169B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- signal
- stretch
- system clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
Landscapes
- Microcomputers (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
この発明は、システムクロツクストレツチ回路
をデータ処理装置にもうけておき、処理実行中
に、通知されたシステムクロツク遅延信号に基づ
いて、システムクロツクを伸張することにより、
低速デバイスのアクセス時などにシステムクロツ
クの周期を伸張するようにしている。
をデータ処理装置にもうけておき、処理実行中
に、通知されたシステムクロツク遅延信号に基づ
いて、システムクロツクを伸張することにより、
低速デバイスのアクセス時などにシステムクロツ
クの周期を伸張するようにしている。
本発明は、マイクロプロセツサなどに供給する
システムクロツクを伸張し得るよう構成したシス
テムクロツクストレツチ回路に関するものであ
る。
システムクロツクを伸張し得るよう構成したシス
テムクロツクストレツチ回路に関するものであ
る。
一般に、マイクロプロセツサなどを用いたシス
テムに対して、アクセスタイムの遅いデバイスや
メモリを接続する場合、ある種のマイクロプロセ
ツサは、低速で使用するための信号を入力する端
子が付いており、当該端子に所定の信号を入力す
ることによつて動作させ得る。しかし、このよう
な端子が付いていないものに対しては、例えば第
４図に示すような回路を用いてアクセスタイムの
遅いデバイスなどに適合した遅い周期を持つシス
テムクロツクを生成してマイクロプロセツサに供
給していた。以下第４図図示回路を説明する。
テムに対して、アクセスタイムの遅いデバイスや
メモリを接続する場合、ある種のマイクロプロセ
ツサは、低速で使用するための信号を入力する端
子が付いており、当該端子に所定の信号を入力す
ることによつて動作させ得る。しかし、このよう
な端子が付いていないものに対しては、例えば第
４図に示すような回路を用いてアクセスタイムの
遅いデバイスなどに適合した遅い周期を持つシス
テムクロツクを生成してマイクロプロセツサに供
給していた。以下第４図図示回路を説明する。
第４図において、発振器１１によつて発振され
たクロツクは位相変更回路１３，１４に供給さ
れ、所定位相例えば1/4クロツクサイクル分だけ
位相の遅れた２種のシステムクロツクCLKQおよ
びCLKEが発生され、出力されていた。この際、
システムに接続した最も遅いデバイスに適合する
ようなシステムクロツクを発生させるための定数
を予め設定したストレツチ時間作成用回路１６か
らの指示に基づいて、ストレツチ回路１５，１２
が所定のクロツク分だけ伸張したシステムクロツ
クCLKQおよびCLKEを生成して出力するように
制御していた。
たクロツクは位相変更回路１３，１４に供給さ
れ、所定位相例えば1/4クロツクサイクル分だけ
位相の遅れた２種のシステムクロツクCLKQおよ
びCLKEが発生され、出力されていた。この際、
システムに接続した最も遅いデバイスに適合する
ようなシステムクロツクを発生させるための定数
を予め設定したストレツチ時間作成用回路１６か
らの指示に基づいて、ストレツチ回路１５，１２
が所定のクロツク分だけ伸張したシステムクロツ
クCLKQおよびCLKEを生成して出力するように
制御していた。
従来の第４図に示すように回路は、マイクロプ
ロセツサを用いたシステムに接続された最も遅い
デバイスに適合するようなシステムクロツク
CLKQおよびCLKEの周期を固定的に発生するよ
うに設定していたため、一部にアクセスタイムの
遅いデバイスがあると全体としてのシステムクロ
ツクの周期を遅くしなければならず、スループツ
トが小さくなつてしまうという問題点があつた。
また、システム毎に入手によつてシステムクロツ
クの周期を遅くするか否かなどを設定しなければ
ならないという問題点があつた。
ロセツサを用いたシステムに接続された最も遅い
デバイスに適合するようなシステムクロツク
CLKQおよびCLKEの周期を固定的に発生するよ
うに設定していたため、一部にアクセスタイムの
遅いデバイスがあると全体としてのシステムクロ
ツクの周期を遅くしなければならず、スループツ
トが小さくなつてしまうという問題点があつた。
また、システム毎に入手によつてシステムクロツ
クの周期を遅くするか否かなどを設定しなければ
ならないという問題点があつた。
本発明は、前記問題点を解決するために、デー
タ処理装置内に、分周された信号に同期した態様
で反転信号を生成するストレツチ回路をもうけ、
処理実行中に通知されたシステムクロツク遅延信
号に基づいて、周期を遅延させて、システムクロ
ツクを伸張するようにしている。
タ処理装置内に、分周された信号に同期した態様
で反転信号を生成するストレツチ回路をもうけ、
処理実行中に通知されたシステムクロツク遅延信
号に基づいて、周期を遅延させて、システムクロ
ツクを伸張するようにしている。
第１図は本発明の原理構成図を示す。図中、発
振器１は、水晶などを用いてクロツクを発振させ
るものである。
振器１は、水晶などを用いてクロツクを発振させ
るものである。
1/2分周回路２は、50％デユーテイを得るため
に発振器１によつて発振されたクロツクを分周す
るものである。
に発振器１によつて発振されたクロツクを分周す
るものである。
メモリアクセス信号／ソフト設定信号回路３
は、システムクロツクを遅延させるべきメモリな
どがアクセスされた場合に、ハード的あるいはソ
フト的に通知された入力信号Ｃ（システムクロツ
ク遅延信号）を保持するものである。
は、システムクロツクを遅延させるべきメモリな
どがアクセスされた場合に、ハード的あるいはソ
フト的に通知された入力信号Ｃ（システムクロツ
ク遅延信号）を保持するものである。
ストレツチ回路４は、メモリアクセス信号／ソ
フト設定信号回路３からの指示に対応した信号を
発生させるものである。
フト設定信号回路３からの指示に対応した信号を
発生させるものである。
クロツク位相変更回路５−１，５−２は、位相
例えば1/4サイクル分の位相の異なつた２種のシ
ステムクロツクCLKQおよびCLKEを発生させる
ものである。
例えば1/4サイクル分の位相の異なつた２種のシ
ステムクロツクCLKQおよびCLKEを発生させる
ものである。
第１図に示す構成を採用し、入力信号Ｃをメモ
リアクセス信号／ソフト設定信号回路３に入力す
ると、当該メモリアクセス信号／ソフト設定信号
回路３は、ストレツチ回路４を制御してこの入力
信号Ｃが入力されれいる間、所定クロツク数だけ
遅延させた信号を生成させる。この所定クロツク
数だけ遅延された周期の長い信号は、クロツク位
相変更回路５−１，５−２によつて所定位相例え
ば1/4サイクル分だけ位相の異なるシステムクロ
ツクCLKQおよびCLKEが発生される。
リアクセス信号／ソフト設定信号回路３に入力す
ると、当該メモリアクセス信号／ソフト設定信号
回路３は、ストレツチ回路４を制御してこの入力
信号Ｃが入力されれいる間、所定クロツク数だけ
遅延させた信号を生成させる。この所定クロツク
数だけ遅延された周期の長い信号は、クロツク位
相変更回路５−１，５−２によつて所定位相例え
ば1/4サイクル分だけ位相の異なるシステムクロ
ツクCLKQおよびCLKEが発生される。
次に、第２図および第３図を用いて本発明の１
実施例構成および動作を詳細に説明する。
実施例構成および動作を詳細に説明する。
第２図において、発振器１は水晶などを用いて
クロツクを発振するもの、FF２−１はクロツク
を1/2分周して50％デユーテイの信号を生成する
フリツプフロツプ、FF３−１はストレツチ回路
を構成するフリツプフロツプ、FF４−１はスト
レツチする／しないの判定を行うフリツプフロツ
プ、FF５−３およびFF５−４はクロツク位相変
更回路を構成するフリツプフロツプを表す。
クロツクを発振するもの、FF２−１はクロツク
を1/2分周して50％デユーテイの信号を生成する
フリツプフロツプ、FF３−１はストレツチ回路
を構成するフリツプフロツプ、FF４−１はスト
レツチする／しないの判定を行うフリツプフロツ
プ、FF５−３およびFF５−４はクロツク位相変
更回路を構成するフリツプフロツプを表す。
次に、第３図に示すタイムチヤートを用いて第
２図図示構成の動作を説明する。
２図図示構成の動作を説明する。
第３図図中は、発振器１によつて発生された
クロツクの信号波形を示す。
クロツクの信号波形を示す。
図中は、クロツクをFF２−１によつて分
周した信号波形を示す。発振器１とFF２−１と
の間、およびFF２−１の出力端に接続されたバ
ツフアは、信号を夫々バツフアリングするもので
ある。
周した信号波形を示す。発振器１とFF２−１と
の間、およびFF２−１の出力端に接続されたバ
ツフアは、信号を夫々バツフアリングするもので
ある。
図中およびは、第２図図中FF５−３の出
力端ＱおよびFF５−４の出力端Ｑから夫々出力
されるシステムクロツクCLKQおよびCLKEであ
る。信号（システムクロツクCLKQ）は、信号
（システムクロツクCLKE）よりも1/4クロツ
ク分だけ位相が進んでいる。これは、マイクロプ
ロセツサ例えばMC6809Eに供給する２相のシス
テムクロツクに対応するものである。信号およ
びのタイムチヤート中の実線部分は、第２図図
中入力信号としてＬレベルを供給した場合（シ
ステムクロツクの遅延を行わない場合）のタイム
チヤートを示す。この場合には、第２図図中FF
３−１の出力端から第２図図示のようにＨレベル
の信号がFF４−１の入力端Ｊに供給されるため、
システムクロツクCLKQおよびCLKEの周期の遅
延が行われることなく、第３図図中実線を用いて
表すような信号が生成されるものである。
力端ＱおよびFF５−４の出力端Ｑから夫々出力
されるシステムクロツクCLKQおよびCLKEであ
る。信号（システムクロツクCLKQ）は、信号
（システムクロツクCLKE）よりも1/4クロツ
ク分だけ位相が進んでいる。これは、マイクロプ
ロセツサ例えばMC6809Eに供給する２相のシス
テムクロツクに対応するものである。信号およ
びのタイムチヤート中の実線部分は、第２図図
中入力信号としてＬレベルを供給した場合（シ
ステムクロツクの遅延を行わない場合）のタイム
チヤートを示す。この場合には、第２図図中FF
３−１の出力端から第２図図示のようにＨレベル
の信号がFF４−１の入力端Ｊに供給されるため、
システムクロツクCLKQおよびCLKEの周期の遅
延が行われることなく、第３図図中実線を用いて
表すような信号が生成されるものである。
一方、入力信号としてＨレベルをFF３−１
に供給した場合（システムクロツクの遅延を行う
場合）には、FF３−１が信号によつて反転す
る信号をFF４−１の入力端子Ｊに供給するため、
システムクロツクCLKQおよびCLKEの周期が第
３図図中およびのタイムチヤート中の斜線を
施した部分のように延長される。これにより、ア
クセスタイムの遅いデバイスに対しても対応する
制御を行うことができる。
に供給した場合（システムクロツクの遅延を行う
場合）には、FF３−１が信号によつて反転す
る信号をFF４−１の入力端子Ｊに供給するため、
システムクロツクCLKQおよびCLKEの周期が第
３図図中およびのタイムチヤート中の斜線を
施した部分のように延長される。これにより、ア
クセスタイムの遅いデバイスに対しても対応する
制御を行うことができる。
尚、システムクロツクCLKQおよびCLKEを遅
延させる入力信号（システムロツク遅延信号）
は、アクセスタイムの遅いデバイスがアクセスさ
れた時にハード的に検出して通知するようにすれ
ばよい。また、アクセスタイムの遅いメモリが専
有するアドレス例えば1000番地から9000番地まで
のいずれかのアドレスがアクセスされた場合に、
ソフト的にこれを検出して通知するようにしても
よい。
延させる入力信号（システムロツク遅延信号）
は、アクセスタイムの遅いデバイスがアクセスさ
れた時にハード的に検出して通知するようにすれ
ばよい。また、アクセスタイムの遅いメモリが専
有するアドレス例えば1000番地から9000番地まで
のいずれかのアドレスがアクセスされた場合に、
ソフト的にこれを検出して通知するようにしても
よい。
以上説明したように、本発明によれば、処理実
行中に、システムクロツクを伸張する構成を採用
しているため、システムに接続されたアクセスタ
イムの遅いデバイスがアクセスされた場合にのみ
システムクロツクの周期を遅延させることが可能
となり、システム全体のスループツトを向上させ
ることができる。
行中に、システムクロツクを伸張する構成を採用
しているため、システムに接続されたアクセスタ
イムの遅いデバイスがアクセスされた場合にのみ
システムクロツクの周期を遅延させることが可能
となり、システム全体のスループツトを向上させ
ることができる。
第１図は本発明の原理構成図、第２図は本発明
の１実施例構成図、第３図は第２図図示構成のタ
イムチヤート、第４図は従来回路例を示す。 図中、１は発振器、２は1/2分周回路、２−１，
３−１，４−１，５−３，５−４はフリツプフロ
ツプ（FF）、３はメモリアクセス信号／ソフト設
定信号回路、４はストレツチ回路、５−１，５−
２はクロツク位相変更回路を表す。
の１実施例構成図、第３図は第２図図示構成のタ
イムチヤート、第４図は従来回路例を示す。 図中、１は発振器、２は1/2分周回路、２−１，
３−１，４−１，５−３，５−４はフリツプフロ
ツプ（FF）、３はメモリアクセス信号／ソフト設
定信号回路、４はストレツチ回路、５−１，５−
２はクロツク位相変更回路を表す。
Claims (1)
- 【特許請求の範囲】 １ システム内にアクセス・タイムの遅いデバイ
スを組み込んで処理を行うデータ処理装置におい
て、 マイクロプロセツサに供給するシステムクロツ
クを伸張し得るよう構成したシステムクロツクス
トレツチ回路をもうけ、 該システムクロツクストレツチ回路は、 発振器１によつて発振されたクロツクを分周す
る分周器２と、 この分周器２によつて分周された信号に同期し
た態様で反転信号を生成するストレツチ回路４
と、 このストレツチ回路４によつて反転された反転
信号の位相を所定量シフトした２種のシステムク
ロツクを生成するクロツク位相変更回路５とを備
え、 システムが処理を実行する間に、通知されたシ
ステムクロツク遅延信号に基づいて、上記ストレ
ツチ回路４によつて反転される反転信号の周期を
遅延させて上記クロツク位相変更回路５から出力
される２種のシステムクロツクを伸張するよう構
成したことを特徴とするシステムクロツクストレ
ツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165412A JPS6320517A (ja) | 1986-07-14 | 1986-07-14 | システムクロックストレッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165412A JPS6320517A (ja) | 1986-07-14 | 1986-07-14 | システムクロックストレッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6320517A JPS6320517A (ja) | 1988-01-28 |
| JPH0434169B2 true JPH0434169B2 (ja) | 1992-06-05 |
Family
ID=15811920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165412A Granted JPS6320517A (ja) | 1986-07-14 | 1986-07-14 | システムクロックストレッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320517A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313108A (en) * | 1992-04-17 | 1994-05-17 | Picopower Technology, Inc. | Circuit for generating a stretched clock signal by one period or one-half period |
| JPH06295285A (ja) * | 1993-02-15 | 1994-10-21 | Tokyo Electric Co Ltd | インターフェース装置及びこのインターフェース装置を使用したプリンタ |
-
1986
- 1986-07-14 JP JP61165412A patent/JPS6320517A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6320517A (ja) | 1988-01-28 |
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