JPH1153301A - バス・アービトレーション・インタフェース - Google Patents
バス・アービトレーション・インタフェースInfo
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- JPH1153301A JPH1153301A JP9212062A JP21206297A JPH1153301A JP H1153301 A JPH1153301 A JP H1153301A JP 9212062 A JP9212062 A JP 9212062A JP 21206297 A JP21206297 A JP 21206297A JP H1153301 A JPH1153301 A JP H1153301A
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Abstract
(57)【要約】
【課題】 ＤＭＡコントローラを内蔵したＬＳＩまたは
バスマスタ・アービトレーション機能を有するＬＳＩに
おいてバス・アービトレーション・インタフェースの入
出力ピン数を削減する。 【解決手段】 デバイス側とコントローラ側とにシリア
ル／パラレル変換部（２、７）を備え、さらに、バスの
動作クロックをデバイスの数に等しい数に分周するクロ
ック分周部４を備えて、複数のリクエスト信号と複数の
アクノリッジ信号をそれぞれ１本のリクエスト信号とア
クノリッジ信号にする。
バスマスタ・アービトレーション機能を有するＬＳＩに
おいてバス・アービトレーション・インタフェースの入
出力ピン数を削減する。 【解決手段】 デバイス側とコントローラ側とにシリア
ル／パラレル変換部（２、７）を備え、さらに、バスの
動作クロックをデバイスの数に等しい数に分周するクロ
ック分周部４を備えて、複数のリクエスト信号と複数の
アクノリッジ信号をそれぞれ１本のリクエスト信号とア
クノリッジ信号にする。
Description
【０００１】
【発明の属する技術分野】本発明はバス・アービトレー
ション・インタフェースに関し、特にＤＭＡ（ダイレク
ト・メモリ・アクセス）コントローラを内蔵したＬＳＩ
またはバスマスタ・アービトレーション機能を有するＬ
ＳＩのバス・アービトレーション・インタフェースに関
する。
ション・インタフェースに関し、特にＤＭＡ（ダイレク
ト・メモリ・アクセス）コントローラを内蔵したＬＳＩ
またはバスマスタ・アービトレーション機能を有するＬ
ＳＩのバス・アービトレーション・インタフェースに関
する。
【０００２】
【従来の技術】従来のこの種のバス・アービトレーショ
ン・インタフェースを図４に示す。図４はＤＭＡコント
ローラを内蔵したＬＳＩの例である。
ン・インタフェースを図４に示す。図４はＤＭＡコント
ローラを内蔵したＬＳＩの例である。
【０００３】ＬＳＩ２１は、ＤＭＡコントローラ部２２
とＤＭＡデバイス・アービトレーション・インタフェー
ス２５を有する。ＬＳＩ２１の外部にＤＭＡデバイス・
アービトレーション・インタフェース２７とＤＭＡデバ
イス２８がある。信号は、各ＤＭＡデバイス２８からＤ
ＭＡコントローラ部２２へ入力されるＤＭＡリクエスト
信号とＤＭＡコントローラ部２２から各ＤＭＡデバイス
へ出力されるＤＭＡアクノリッジ信号とＤＭＡコントロ
ーラ部２２の動作クロックからなり、ＤＭＡリクエスト
信号とＤＭＡアクノリッジ信号の２本の信号で各ＤＭＡ
デバイスに対しデータ転送の権利を与える。したがっ
て、ＤＭＡデバイス数ｎに対しｎ×２本のＤＭＡリクエ
スト信号とＤＭＡアクノリッジ信号と１本のＤＭＡコン
トローラ部２２の動作クロックの計ｎ×２＋１本のＤＭ
Ａインタフェース信号が必要となる。図４はＤＭＡデバ
イス数が４の例を示しているので、ＤＭＡインタフェー
ス信号は９本となっている。従って、ＬＳＩ２１の入出
力ピン数は９本必要である。
とＤＭＡデバイス・アービトレーション・インタフェー
ス２５を有する。ＬＳＩ２１の外部にＤＭＡデバイス・
アービトレーション・インタフェース２７とＤＭＡデバ
イス２８がある。信号は、各ＤＭＡデバイス２８からＤ
ＭＡコントローラ部２２へ入力されるＤＭＡリクエスト
信号とＤＭＡコントローラ部２２から各ＤＭＡデバイス
へ出力されるＤＭＡアクノリッジ信号とＤＭＡコントロ
ーラ部２２の動作クロックからなり、ＤＭＡリクエスト
信号とＤＭＡアクノリッジ信号の２本の信号で各ＤＭＡ
デバイスに対しデータ転送の権利を与える。したがっ
て、ＤＭＡデバイス数ｎに対しｎ×２本のＤＭＡリクエ
スト信号とＤＭＡアクノリッジ信号と１本のＤＭＡコン
トローラ部２２の動作クロックの計ｎ×２＋１本のＤＭ
Ａインタフェース信号が必要となる。図４はＤＭＡデバ
イス数が４の例を示しているので、ＤＭＡインタフェー
ス信号は９本となっている。従って、ＬＳＩ２１の入出
力ピン数は９本必要である。
【０００４】
【発明が解決しようとする課題】上述した従来のバス・
アービトレーション・インタフェースは、近年、ＬＳＩ
が多機能化、大規模化されてきているため、それに伴い
入出力ピン数が増加し、ＬＳＩの複雑化、高コスト化を
招くという問題点がある。
アービトレーション・インタフェースは、近年、ＬＳＩ
が多機能化、大規模化されてきているため、それに伴い
入出力ピン数が増加し、ＬＳＩの複雑化、高コスト化を
招くという問題点がある。
【０００５】本発明の目的は、ＬＳＩの入出力ピン数を
削減したバス・アービトレーション・インタフェースを
提供することにある。
削減したバス・アービトレーション・インタフェースを
提供することにある。
【０００６】
【課題を解決するための手段】本発明のバス・アービト
レーション・インタフェースは、ＤＭＡコントローラを
内蔵したＬＳＩのバス・アービトレーション・インタフ
ェースにおいて、ＤＭＡデバイス・アービトレーション
・インタフェース信号をシリアル化したことを特徴とす
る。
レーション・インタフェースは、ＤＭＡコントローラを
内蔵したＬＳＩのバス・アービトレーション・インタフ
ェースにおいて、ＤＭＡデバイス・アービトレーション
・インタフェース信号をシリアル化したことを特徴とす
る。
【０００７】本発明のバス・アービトレーション・イン
タフェースは、前記ＬＳＩ内部に、前記ＤＭＡコントロ
ーラからのパラレル信号のシリアル化とＤＭＡデバイス
からのシリアル信号のパラレル化とを行う第１のシリア
ル／パラレル変換部と、前記ＤＭＡコントローラの動作
クロックを生成するクロック分周部とを備え、前記ＬＳ
Ｉ外部に、前記ＤＭＡデバイスからのパラレル信号のシ
リアル化と前記ＬＳＩからのシリアル信号のパラレル化
とを行う第２のシリアル／パラレル変換部を備えるよう
にしてもよい。
タフェースは、前記ＬＳＩ内部に、前記ＤＭＡコントロ
ーラからのパラレル信号のシリアル化とＤＭＡデバイス
からのシリアル信号のパラレル化とを行う第１のシリア
ル／パラレル変換部と、前記ＤＭＡコントローラの動作
クロックを生成するクロック分周部とを備え、前記ＬＳ
Ｉ外部に、前記ＤＭＡデバイスからのパラレル信号のシ
リアル化と前記ＬＳＩからのシリアル信号のパラレル化
とを行う第２のシリアル／パラレル変換部を備えるよう
にしてもよい。
【０００８】本発明のバス・アービトレーション・イン
タフェースは、前記クロック分周部は、前記ＤＭＡコン
トローラがコントロールする前記ＤＭＡデバイスの数に
等しい数にＤＭＡバスの動作クロックを分周するように
してもよい。
タフェースは、前記クロック分周部は、前記ＤＭＡコン
トローラがコントロールする前記ＤＭＡデバイスの数に
等しい数にＤＭＡバスの動作クロックを分周するように
してもよい。
【０００９】本発明のバス・アービトレーション・イン
タフェースは、バスマスタ・アービトレーション機能を
有したＬＳＩのバス・アービトレーション・インタフェ
ースにおいて、バスマスタ・アービトレーション・イン
タフェース信号をシリアル化するようにしてもよい。
タフェースは、バスマスタ・アービトレーション機能を
有したＬＳＩのバス・アービトレーション・インタフェ
ースにおいて、バスマスタ・アービトレーション・イン
タフェース信号をシリアル化するようにしてもよい。
【００１０】本発明のバス・アービトレーション・イン
タフェースは、前記ＬＳＩ内部に、バス・アービタ部か
らのパラレル信号のシリアル化とバスマスタ・デバイス
からのシリアル信号のパラレル化とを行う第１のシリア
ル／パラレル変換部と、前記バス・アービタ部の動作ク
ロックを生成するクロック分周部とを備え、前記ＬＳＩ
外部に、前記バスマスタ・デバイスからのパラレル信号
のシリアル化と前記ＬＳＩからのシリアル信号のパラレ
ル化とを行う第２のシリアル／パラレル変換部を備える
ようにしてもよい。
タフェースは、前記ＬＳＩ内部に、バス・アービタ部か
らのパラレル信号のシリアル化とバスマスタ・デバイス
からのシリアル信号のパラレル化とを行う第１のシリア
ル／パラレル変換部と、前記バス・アービタ部の動作ク
ロックを生成するクロック分周部とを備え、前記ＬＳＩ
外部に、前記バスマスタ・デバイスからのパラレル信号
のシリアル化と前記ＬＳＩからのシリアル信号のパラレ
ル化とを行う第２のシリアル／パラレル変換部を備える
ようにしてもよい。
【００１１】本発明のバス・アービトレーション・イン
タフェースは、前記クロック分周部は、前記バス・アー
ビタ部がコントロールする前記バスマスタ・デバイスの
数に等しい数にバスの動作クロックを分周するようにし
てもよい。
タフェースは、前記クロック分周部は、前記バス・アー
ビタ部がコントロールする前記バスマスタ・デバイスの
数に等しい数にバスの動作クロックを分周するようにし
てもよい。
【００１２】本発明のバス・アービトレーション・イン
タフェースは、パラレル信号からシリアル信号への変換
は前記動作クロックの立ち上がりでサンプルし、シリア
ル信号からパラレル信号への復元は前記動作クロックの
立ち下がりでサンプルするようにしてもよい。
タフェースは、パラレル信号からシリアル信号への変換
は前記動作クロックの立ち上がりでサンプルし、シリア
ル信号からパラレル信号への復元は前記動作クロックの
立ち下がりでサンプルするようにしてもよい。
【００１３】
【発明の実施の形態】本発明の第１の実施の形態につい
て図１、図２を参照して詳細に説明する。第１の実施の
形態は、ＤＭＡコントローラを内蔵したＬＳＩの例であ
り、ＤＭＡデバイス数が４である場合を図示している。
て図１、図２を参照して詳細に説明する。第１の実施の
形態は、ＤＭＡコントローラを内蔵したＬＳＩの例であ
り、ＤＭＡデバイス数が４である場合を図示している。
【００１４】図１は、第１の実施の形態の構成を示すブ
ロック図である。ＬＳＩ１は、ＤＭＡコントローラ部２
と、第１のシリアル／パラレル変換部３と、クロック分
周部４と、ＤＭＡアービトレーション・バス・インタフ
ェース５を有する。ＬＳＩ１の外部に、第２のシリアル
／パラレル変換部６と、ＤＭＡデバイス・アービトレー
ション・インタフェース７とＤＭＡデバイス８がある。
ロック図である。ＬＳＩ１は、ＤＭＡコントローラ部２
と、第１のシリアル／パラレル変換部３と、クロック分
周部４と、ＤＭＡアービトレーション・バス・インタフ
ェース５を有する。ＬＳＩ１の外部に、第２のシリアル
／パラレル変換部６と、ＤＭＡデバイス・アービトレー
ション・インタフェース７とＤＭＡデバイス８がある。
【００１５】ＤＭＡコントローラ部２は、ＤＭＡリクエ
スト信号（ＣＲＥＱｘ）、ＤＭＡアクノリッジ信号（Ｃ
ＡＣＫｘ）、ＤＭＡコントローラ用クロック（ＤＭＡＣ
ＬＫ）を持つ。
スト信号（ＣＲＥＱｘ）、ＤＭＡアクノリッジ信号（Ｃ
ＡＣＫｘ）、ＤＭＡコントローラ用クロック（ＤＭＡＣ
ＬＫ）を持つ。
【００１６】第１のシリアル／パラレル変換部３は、第
２のシリアル／パラレル変換部６によりシリアル化され
たＤＭＡリクエスト（ＳＲＥＱ）をＤＭＡコントローラ
部２用（ＣＲＥＱｘ）にパラレル化し、ＤＭＡコントロ
ーラから出力されたＤＭＡアクノリッジ（ＣＡＣＫｘ）
をシリアル化（ＳＡＣＫ）する。
２のシリアル／パラレル変換部６によりシリアル化され
たＤＭＡリクエスト（ＳＲＥＱ）をＤＭＡコントローラ
部２用（ＣＲＥＱｘ）にパラレル化し、ＤＭＡコントロ
ーラから出力されたＤＭＡアクノリッジ（ＣＡＣＫｘ）
をシリアル化（ＳＡＣＫ）する。
【００１７】クロック分周部４は、シリアル・バスの動
作クロック（ＣＬＫ）からＤＭＡコントローラ部２の動
作クロック（ＤＭＡＣＬＫ）を生成する。
作クロック（ＣＬＫ）からＤＭＡコントローラ部２の動
作クロック（ＤＭＡＣＬＫ）を生成する。
【００１８】ＤＭＡアービトレーション・バス・インタ
フェース５は、ＬＳＩ１の外部インタフェースであり、
シリアルＤＭＡリクエスト信号（ＳＲＥＱ）、シリアル
ＤＭＡアクノリッジ信号（ＳＡＣＫ）、ＤＭＡバス・ク
ロック（ＣＬＫ）、ＤＭＡコントローラ動作クロック
（ＤＭＡＣＬＫ）から成る。
フェース５は、ＬＳＩ１の外部インタフェースであり、
シリアルＤＭＡリクエスト信号（ＳＲＥＱ）、シリアル
ＤＭＡアクノリッジ信号（ＳＡＣＫ）、ＤＭＡバス・ク
ロック（ＣＬＫ）、ＤＭＡコントローラ動作クロック
（ＤＭＡＣＬＫ）から成る。
【００１９】第２のシリアル／パラレル変換部６は、Ｄ
ＭＡデバイス８から出力されたＤＭＡリクエスト（ＤＲ
ＥＱｘ）をシリアル化（ＳＲＥＱ）し、第１のシリアル
／パラレル変換部３でシリアル化されたＤＭＡアクノリ
ッジ（ＳＡＣＫ）をＤＭＡデバイス８用（ＤＡＣＫｘ）
にパラレル化する。
ＭＡデバイス８から出力されたＤＭＡリクエスト（ＤＲ
ＥＱｘ）をシリアル化（ＳＲＥＱ）し、第１のシリアル
／パラレル変換部３でシリアル化されたＤＭＡアクノリ
ッジ（ＳＡＣＫ）をＤＭＡデバイス８用（ＤＡＣＫｘ）
にパラレル化する。
【００２０】ＤＭＡＣＬＫはＣＬＫをクロック分周部４
にて分周して作成するが、本実施の形態ではＤＭＡデバ
イス数が４であるため、４分周する。つまりＤＭＡＣＬ
Ｋに対し４倍の周波数のＣＬＫを入力する。
にて分周して作成するが、本実施の形態ではＤＭＡデバ
イス数が４であるため、４分周する。つまりＤＭＡＣＬ
Ｋに対し４倍の周波数のＣＬＫを入力する。
【００２１】次に、動作について説明する。第１の実施
の形態では、ＤＭＡデバイス数は４までの構成で２デバ
イスが動作する場合を説明する。
の形態では、ＤＭＡデバイス数は４までの構成で２デバ
イスが動作する場合を説明する。
【００２２】詳細説明の前にＤＭＡアービトレーション
・バスの基本動作を説明する。まず、今回４デバイスま
での構成で説明するためＣＬＫを４分周してＤＭＡＣＬ
Ｋを作成する。４分周したので１ＤＭＡＣＬＫに対し４
ＣＬＫであるので、ＣＬＫ周期ごとに区切り各デバイス
に割り当てるがＤＭＡＣＬＫを立ち上げるＣＬＫから順
にデバイス０用、１用、２用、３用の順とし、それぞれ
データ・フェーズ０、１、２、３とする。それぞれのデ
バイスのリクエスト、アクノリッジはそれぞれのデータ
・フェーズでのみＤＭＡバス上にＳＲＥＱ、ＳＡＣＫと
して出力できる。（図２のＣＬＫ、ＤＭＡＣＬＫ、フェ
ーズ参照）そして、パラレル→シリアル変換は各デバイ
スの信号を各フェーズのＣＬＫの立ち上がりでサンプル
（デバイス０であればＤＲＥＱ０、ＣＡＣＫ０をフェー
ズ０のＣＬＫの立ち上がりでサンプル）し、ＣＬＫの立
ち上がり同期でＤＭＡバス上にデータ（ＳＲＥＱ、ＳＡ
ＣＫ）を出力する。それを受け取るシリアル→パラレル
変換はＤＭＡバス上の信号をＣＬＫの立ち下がりでサン
プルし、各フェーズのＣＬＫ立ち下がり同期で各デバイ
スの信号（デバイス０であればフェーズ０のＣＬＫの立
ち下がりでＣＲＥＱ０、ＤＡＣＫ０）に復元する。
・バスの基本動作を説明する。まず、今回４デバイスま
での構成で説明するためＣＬＫを４分周してＤＭＡＣＬ
Ｋを作成する。４分周したので１ＤＭＡＣＬＫに対し４
ＣＬＫであるので、ＣＬＫ周期ごとに区切り各デバイス
に割り当てるがＤＭＡＣＬＫを立ち上げるＣＬＫから順
にデバイス０用、１用、２用、３用の順とし、それぞれ
データ・フェーズ０、１、２、３とする。それぞれのデ
バイスのリクエスト、アクノリッジはそれぞれのデータ
・フェーズでのみＤＭＡバス上にＳＲＥＱ、ＳＡＣＫと
して出力できる。（図２のＣＬＫ、ＤＭＡＣＬＫ、フェ
ーズ参照）そして、パラレル→シリアル変換は各デバイ
スの信号を各フェーズのＣＬＫの立ち上がりでサンプル
（デバイス０であればＤＲＥＱ０、ＣＡＣＫ０をフェー
ズ０のＣＬＫの立ち上がりでサンプル）し、ＣＬＫの立
ち上がり同期でＤＭＡバス上にデータ（ＳＲＥＱ、ＳＡ
ＣＫ）を出力する。それを受け取るシリアル→パラレル
変換はＤＭＡバス上の信号をＣＬＫの立ち下がりでサン
プルし、各フェーズのＣＬＫ立ち下がり同期で各デバイ
スの信号（デバイス０であればフェーズ０のＣＬＫの立
ち下がりでＣＲＥＱ０、ＤＡＣＫ０）に復元する。
【００２３】では、動作について図２を参照して詳細に
説明する。まず、クロック０−フェーズ４でデバイス０
からの入力であるＤＲＥＱ０が１になる。第２のシリア
ル／パラレル変換部６ではクロック１−フェーズ０のＣ
ＬＫの立ち上がりでＤＲＥＱ０が１にサンプルされたた
め、パラレル→シリアル変換されクロック１−フェーズ
０の間ＳＲＥＱは１となる。第１のシリアル／パラレル
変換部３ではクロック１−フェーズ０のＣＬＫの立ち下
がりでＳＲＥＱが１にサンプルされるのでシリアル→パ
ラレル変換されＣＲＥＱ０は１となる。また、クロック
１−フェーズ０でデバイス３からの入力であるＤＲＥＱ
３が１になる。第２のシリアル／パラレル変換部６にク
ロック１−フェーズ３のＣＬＫの立ち上がりでＤＲＥＱ
３が１にサンプルされたため、第２のシリアル／パラレ
ル変換部６でパラレル→シリアル変換されクロック１−
フェーズ３の間ＳＲＥＱは１となる。第１のシリアル／
パラレル変換部３ではクロック１−フェーズ３のＣＬＫ
の立ち下がりでＳＲＥＱが１にサンプルされるのでシリ
アル→パラレル変換されＣＲＥＱ３は１となる。また、
ＤＲＥＱ１、２についてもフェーズ１、２で同様の変換
が行われる。
説明する。まず、クロック０−フェーズ４でデバイス０
からの入力であるＤＲＥＱ０が１になる。第２のシリア
ル／パラレル変換部６ではクロック１−フェーズ０のＣ
ＬＫの立ち上がりでＤＲＥＱ０が１にサンプルされたた
め、パラレル→シリアル変換されクロック１−フェーズ
０の間ＳＲＥＱは１となる。第１のシリアル／パラレル
変換部３ではクロック１−フェーズ０のＣＬＫの立ち下
がりでＳＲＥＱが１にサンプルされるのでシリアル→パ
ラレル変換されＣＲＥＱ０は１となる。また、クロック
１−フェーズ０でデバイス３からの入力であるＤＲＥＱ
３が１になる。第２のシリアル／パラレル変換部６にク
ロック１−フェーズ３のＣＬＫの立ち上がりでＤＲＥＱ
３が１にサンプルされたため、第２のシリアル／パラレ
ル変換部６でパラレル→シリアル変換されクロック１−
フェーズ３の間ＳＲＥＱは１となる。第１のシリアル／
パラレル変換部３ではクロック１−フェーズ３のＣＬＫ
の立ち下がりでＳＲＥＱが１にサンプルされるのでシリ
アル→パラレル変換されＣＲＥＱ３は１となる。また、
ＤＲＥＱ１、２についてもフェーズ１、２で同様の変換
が行われる。
【００２４】クロック２においてもＤＲＥＱ０〜３は上
記のクロック１から変化がないためクロック１と同様の
処理を行う。
記のクロック１から変化がないためクロック１と同様の
処理を行う。
【００２５】クロック３−フェーズ０でＤＭＡコントロ
ーラ部２からの入力であるＣＡＣＫ０が０になる。
ーラ部２からの入力であるＣＡＣＫ０が０になる。
【００２６】第１のシリアル／パラレル変換部３ではク
ロック４−フェーズ０のＣＬＫの立ち上がりでＣＡＣＫ
０が０にサンプルされるため、パラレル→シリアル変換
されクロック４−フェーズ０の間ＳＡＣＫは０となる。
第２のシリアル／パラレル変換部６ではクロック４−フ
ェーズ０のＣＬＫの立ち下がりでＳＡＣＫが０にサンプ
ルされるため、シリアル→パラレル変換されＤＡＣＫ０
は０となる。また、クロック４−フェーズ１でＤＲＥＱ
０が０になる。
ロック４−フェーズ０のＣＬＫの立ち上がりでＣＡＣＫ
０が０にサンプルされるため、パラレル→シリアル変換
されクロック４−フェーズ０の間ＳＡＣＫは０となる。
第２のシリアル／パラレル変換部６ではクロック４−フ
ェーズ０のＣＬＫの立ち下がりでＳＡＣＫが０にサンプ
ルされるため、シリアル→パラレル変換されＤＡＣＫ０
は０となる。また、クロック４−フェーズ１でＤＲＥＱ
０が０になる。
【００２７】第２のシリアル／パラレル変換部６ではク
ロック５−フェーズ０のＣＬＫの立ち上がりでＤＲＥＱ
０が０にサンプルされるため、パラレル→シリアル変換
されクロック５−フェーズ０の間ＳＲＥＱは０となる。
第１のシリアル／パラレル変換部３ではクロック５−フ
ェーズ０のＣＬＫの立ち下がりでＳＲＥＱが０にサンプ
ルされるため、シリアル→パラレル変換されＣＲＥＱ０
は０となる。
ロック５−フェーズ０のＣＬＫの立ち上がりでＤＲＥＱ
０が０にサンプルされるため、パラレル→シリアル変換
されクロック５−フェーズ０の間ＳＲＥＱは０となる。
第１のシリアル／パラレル変換部３ではクロック５−フ
ェーズ０のＣＬＫの立ち下がりでＳＲＥＱが０にサンプ
ルされるため、シリアル→パラレル変換されＣＲＥＱ０
は０となる。
【００２８】クロック６−フェーズ０でＤＭＡコントロ
ーラ部２からの入力であるＣＡＣＫ０が１になる。
ーラ部２からの入力であるＣＡＣＫ０が１になる。
【００２９】第１のシリアル／パラレル変換部３ではク
ロック７−フェーズ０のＣＬＫの立ち上がりでＣＡＣＫ
０が１にサンプルされるため、パラレル→シリアル変換
されクロック７−フェーズ０の間ＳＡＣＫは１となる。
第２のシリアル／パラレル変換部６ではクロック７−フ
ェーズ０のＣＬＫの立ち下がりでＳＡＣＫが１にサンプ
ルされるため、シリアル→パラレル変換されＤＡＣＫ０
は１となる。また、クロック７−フェーズ０でＤＭＡコ
ントローラ部２からの入力であるＣＡＣＫ３が０にな
る。それを第１のシリアル／パラレル変換部３ではクロ
ック７−フェーズ３のＣＬＫの立ち上がりでＣＡＣＫ３
が０にサンプルされるため、パラレル→シリアル変換さ
れクロック７−フェーズ３の間ＳＡＣＫは０となる。第
２のシリアル／パラレル変換部６ではクロック７−フェ
ーズ３のＣＬＫの立ち下がりＳＡＣＫが０にサンプルさ
れるため、シリアル→パラレル変換されＤＡＣＫ３は０
となる。
ロック７−フェーズ０のＣＬＫの立ち上がりでＣＡＣＫ
０が１にサンプルされるため、パラレル→シリアル変換
されクロック７−フェーズ０の間ＳＡＣＫは１となる。
第２のシリアル／パラレル変換部６ではクロック７−フ
ェーズ０のＣＬＫの立ち下がりでＳＡＣＫが１にサンプ
ルされるため、シリアル→パラレル変換されＤＡＣＫ０
は１となる。また、クロック７−フェーズ０でＤＭＡコ
ントローラ部２からの入力であるＣＡＣＫ３が０にな
る。それを第１のシリアル／パラレル変換部３ではクロ
ック７−フェーズ３のＣＬＫの立ち上がりでＣＡＣＫ３
が０にサンプルされるため、パラレル→シリアル変換さ
れクロック７−フェーズ３の間ＳＡＣＫは０となる。第
２のシリアル／パラレル変換部６ではクロック７−フェ
ーズ３のＣＬＫの立ち下がりＳＡＣＫが０にサンプルさ
れるため、シリアル→パラレル変換されＤＡＣＫ３は０
となる。
【００３０】クロック８−フェーズ１でＤＲＥＱ３が０
になる。第２のシリアル／パラレル変換部６ではクロッ
ク８−フェーズ３のＣＬＫの立ち上がりでＤＲＥＱ３が
０にサンプルされるため、パラレル→シリアル変換され
クロック８−フェーズ３の間ＳＲＥＱは０となる。第１
のシリアル／パラレル変換部３ではクロック８−フェー
ズ３のＣＬＫの立ち下がりでＳＲＥＱが０にサンプルさ
れるため、シリアル→パラレル変換されＣＲＥＱ３が０
になる。
になる。第２のシリアル／パラレル変換部６ではクロッ
ク８−フェーズ３のＣＬＫの立ち上がりでＤＲＥＱ３が
０にサンプルされるため、パラレル→シリアル変換され
クロック８−フェーズ３の間ＳＲＥＱは０となる。第１
のシリアル／パラレル変換部３ではクロック８−フェー
ズ３のＣＬＫの立ち下がりでＳＲＥＱが０にサンプルさ
れるため、シリアル→パラレル変換されＣＲＥＱ３が０
になる。
【００３１】クロック９−フェーズ０でＣＡＣＫ３が１
になる。第１のシリアル／パラレル変換部３ではクロッ
ク９−フェーズ３のＣＬＫの立ち上がりでＣＡＣＫ３が
１にサンプルされるため、パラレル→シリアル変換され
クロック９−フェーズ３の間ＳＡＣＫは１となる。第２
のシリアル／パラレル変換部６ではクロック９−フェー
ズ３のＣＬＫの立ち下がりでＳＡＣＫが１にサンプルさ
れるため、シリアル→パラレル変換されＤＡＣＫ３が１
になる。
になる。第１のシリアル／パラレル変換部３ではクロッ
ク９−フェーズ３のＣＬＫの立ち上がりでＣＡＣＫ３が
１にサンプルされるため、パラレル→シリアル変換され
クロック９−フェーズ３の間ＳＡＣＫは１となる。第２
のシリアル／パラレル変換部６ではクロック９−フェー
ズ３のＣＬＫの立ち下がりでＳＡＣＫが１にサンプルさ
れるため、シリアル→パラレル変換されＤＡＣＫ３が１
になる。
【００３２】このように、本発明の第１の実施の形態で
は、ＤＭＡデバイスに対するアービトレーション・イン
タフェースをシリアル・バス化することにより、ＤＭＡ
コントローラを内蔵するＬＳＩの入出力ピン数を、従来
技術では９本必要であったところを４本に削減すること
ができる。
は、ＤＭＡデバイスに対するアービトレーション・イン
タフェースをシリアル・バス化することにより、ＤＭＡ
コントローラを内蔵するＬＳＩの入出力ピン数を、従来
技術では９本必要であったところを４本に削減すること
ができる。
【００３３】なお、本実施の形態ではＤＭＡデバイス数
が４である例を説明したが、ＤＭＡデバイス数は、４に
限定されることはない。
が４である例を説明したが、ＤＭＡデバイス数は、４に
限定されることはない。
【００３４】次に、本発明の第２の実施の形態について
図３を参照して説明する。第２の実施の形態はバスマス
タ・アービトレーション機能を有するＬＳＩにおける例
である。すなわち、第１の実施の形態のＤＭＡデバイス
の代わりにバスマスタ・デバイスを接続する場合の例
で、バスマスタ・デバイス数は４の場合である。第１の
実施の形態と異なる部分を中心に説明する。
図３を参照して説明する。第２の実施の形態はバスマス
タ・アービトレーション機能を有するＬＳＩにおける例
である。すなわち、第１の実施の形態のＤＭＡデバイス
の代わりにバスマスタ・デバイスを接続する場合の例
で、バスマスタ・デバイス数は４の場合である。第１の
実施の形態と異なる部分を中心に説明する。
【００３５】図３を参照すると、第１の実施の形態のＤ
ＭＡコントローラ部（図１の２）がバス・アービタ部１
２に変更されている。また、ＤＲＥＱｘ、ＤＡＣＫｘに
は第１の実施の形態のＤＭＡデバイスの代わりにバスマ
スタ・デバイス１８のバス・リクエスト信号（ＢＲＥＱ
ｘ）、バス・アクノリッジ信号（ＢＡＣＫｘ）を接続す
る。クロック分周部１４では第１の実施の形態のＤＭＡ
ＣＬＫの代わりにＢＵＳＣＬＫを作成する。
ＭＡコントローラ部（図１の２）がバス・アービタ部１
２に変更されている。また、ＤＲＥＱｘ、ＤＡＣＫｘに
は第１の実施の形態のＤＭＡデバイスの代わりにバスマ
スタ・デバイス１８のバス・リクエスト信号（ＢＲＥＱ
ｘ）、バス・アクノリッジ信号（ＢＡＣＫｘ）を接続す
る。クロック分周部１４では第１の実施の形態のＤＭＡ
ＣＬＫの代わりにＢＵＳＣＬＫを作成する。
【００３６】バスマスタ・アービトレーション・バス・
インタフェース１５は、ＬＳＩ１１の外部インタフェー
スであり、シリアルバスマスタリクエスト信号（ＳＲＥ
Ｑ）、シリアルバスマスタアクノリッジ信号（ＳＡＣ
Ｋ）、バスマスタ・クロック（ＣＬＫ）、バスマスタコ
ントローラ動作クロック（ＤＭＡＣＬＫ）から成る。
インタフェース１５は、ＬＳＩ１１の外部インタフェー
スであり、シリアルバスマスタリクエスト信号（ＳＲＥ
Ｑ）、シリアルバスマスタアクノリッジ信号（ＳＡＣ
Ｋ）、バスマスタ・クロック（ＣＬＫ）、バスマスタコ
ントローラ動作クロック（ＤＭＡＣＬＫ）から成る。
【００３７】第１のシリアル／パラレル変換部１３、ク
ロック分周部１４、第２のシリアル／パラレル変換部１
６はそれぞれ、第１の実施の形態の第１のシリアル／パ
ラレル変換部（図１の３）、クロック分周部（図１の
４）、第２のシリアル／パラレル変換部（図１の６）と
ほぼ同様である。ＬＳＩ１１の外部には、バスマスタ・
デバイス・アービトレーション・インタフェース１７と
バスマスタ・デバイス１８がある。
ロック分周部１４、第２のシリアル／パラレル変換部１
６はそれぞれ、第１の実施の形態の第１のシリアル／パ
ラレル変換部（図１の３）、クロック分周部（図１の
４）、第２のシリアル／パラレル変換部（図１の６）と
ほぼ同様である。ＬＳＩ１１の外部には、バスマスタ・
デバイス・アービトレーション・インタフェース１７と
バスマスタ・デバイス１８がある。
【００３８】第２の実施の形態は、動作においても第１
の実施の形態と基本的には同じであり、パラレル信号か
らシリアル信号への変換は動作クロックの立ち上がりで
サンプルし、シリアル信号からパラレル信号への復元は
動作クロックの立ち下がりでサンプルする。
の実施の形態と基本的には同じであり、パラレル信号か
らシリアル信号への変換は動作クロックの立ち上がりで
サンプルし、シリアル信号からパラレル信号への復元は
動作クロックの立ち下がりでサンプルする。
【００３９】このように、本発明の第２の実施の形態で
は、バスマスタデバイスに対するアービトレーション・
インタフェースをシリアル・バス化することにより、バ
スマスタコントローラを内蔵するＬＳＩの入出力ピン数
を、従来技術では９本必要であったところを４本に削減
することができる。
は、バスマスタデバイスに対するアービトレーション・
インタフェースをシリアル・バス化することにより、バ
スマスタコントローラを内蔵するＬＳＩの入出力ピン数
を、従来技術では９本必要であったところを４本に削減
することができる。
【００４０】
【発明の効果】以上説明したように、本発明は、ＤＭＡ
デバイスまたはバスマスタ・デバイスに対するアービト
レーション・インタフェースをシリアル・インタフェー
スに変更したため、入出力ピン数を削減でき、ＬＳＩを
構造単純化、低コスト化する効果がある。
デバイスまたはバスマスタ・デバイスに対するアービト
レーション・インタフェースをシリアル・インタフェー
スに変更したため、入出力ピン数を削減でき、ＬＳＩを
構造単純化、低コスト化する効果がある。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第１の実施の形態の動作を示すタイム
チャートである。
チャートである。
【図３】本発明の第２の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図４】従来技術の構成を示すブロック図である。
１ ＬＳＩ ２ ＤＭＡコントローラ部 ３ 第１のシリアル／パラレル変換部 ４ クロック分周部 ５ ＤＭＡアービトレーション・バス・インタフェー
ス ６ 第２のシリアル／パラレル変換部 ７ ＤＭＡデバイス・アービトレーション・インタフ
ェース ８ ＤＭＡデバイス １１ ＬＳＩ １２ バス・アービタ部 １３ 第１のシリアル／パラレル変換部 １４ クロック分周部 １５ バスマスタ・アービトレーション・バス・イン
タフェース １６ 第２のシリアル／パラレル変換部 １７ バスマスタ・デバイス・アービトレーション・
インタフェース １８ バスマスタ・デバイス
ス ６ 第２のシリアル／パラレル変換部 ７ ＤＭＡデバイス・アービトレーション・インタフ
ェース ８ ＤＭＡデバイス １１ ＬＳＩ １２ バス・アービタ部 １３ 第１のシリアル／パラレル変換部 １４ クロック分周部 １５ バスマスタ・アービトレーション・バス・イン
タフェース １６ 第２のシリアル／パラレル変換部 １７ バスマスタ・デバイス・アービトレーション・
インタフェース １８ バスマスタ・デバイス
Claims (7)
- 【請求項１】 ＤＭＡコントローラを内蔵したＬＳＩの
バス・アービトレーション・インタフェースにおいて、
ＤＭＡデバイス・アービトレーション・インタフェース
信号をシリアル化したことを特徴とするバス・アービト
レーション・インタフェース。 - 【請求項２】 前記ＬＳＩ内部に、前記ＤＭＡコントロ
ーラからのパラレル信号のシリアル化とＤＭＡデバイス
からのシリアル信号のパラレル化とを行う第１のシリア
ル／パラレル変換部と、前記ＤＭＡコントローラの動作
クロックを生成するクロック分周部とを備え、前記ＬＳ
Ｉ外部に、前記ＤＭＡデバイスからのパラレル信号のシ
リアル化と前記ＬＳＩからのシリアル信号のパラレル化
とを行う第２のシリアル／パラレル変換部を備えたこと
を特徴とする請求項１記載のバス・アービトレーション
・インタフェース。 - 【請求項３】 前記クロック分周部は、前記ＤＭＡコン
トローラがコントロールする前記ＤＭＡデバイスの数に
等しい数にＤＭＡバスの動作クロックを分周することを
特徴とする請求項２記載のバス・アービトレーション・
インタフェース。 - 【請求項４】 バスマスタ・アービトレーション機能を
有したＬＳＩのバス・アービトレーション・インタフェ
ースにおいて、バスマスタ・アービトレーション・イン
タフェース信号をシリアル化したことを特徴とするバス
・アービトレーション・インタフェース。 - 【請求項５】 前記ＬＳＩ内部に、バス・アービタ部か
らのパラレル信号のシリアル化とバスマスタ・デバイス
からのシリアル信号のパラレル化とを行う第１のシリア
ル／パラレル変換部と、前記バス・アービタ部の動作ク
ロックを生成するクロック分周部とを備え、前記ＬＳＩ
外部に、前記バスマスタ・デバイスからのパラレル信号
のシリアル化と前記ＬＳＩからのシリアル信号のパラレ
ル化とを行う第２のシリアル／パラレル変換部を備えた
ことを特徴とする請求項４記載のバス・アービトレーシ
ョン・インタフェース。 - 【請求項６】 前記クロック分周部は、前記バス・アー
ビタ部がコントロールする前記バスマスタ・デバイスの
数に等しい数にバスの動作クロックを分周することを特
徴とする請求項５記載のバス・アービトレーション・イ
ンタフェース。 - 【請求項７】 パラレル信号からシリアル信号への変換
は前記動作クロックの立ち上がりでサンプルし、シリア
ル信号からパラレル信号への復元は前記動作クロックの
立ち下がりでサンプルすることを特徴とする請求項２、
３、５または６記載のバス・アービトレーション・イン
タフェース。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212062A JPH1153301A (ja) | 1997-08-06 | 1997-08-06 | バス・アービトレーション・インタフェース |
| US09/129,870 US6098135A (en) | 1997-08-06 | 1998-08-06 | Bus arbitration interface for transferring signals converted in serial |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212062A JPH1153301A (ja) | 1997-08-06 | 1997-08-06 | バス・アービトレーション・インタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153301A true JPH1153301A (ja) | 1999-02-26 |
Family
ID=16616243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9212062A Pending JPH1153301A (ja) | 1997-08-06 | 1997-08-06 | バス・アービトレーション・インタフェース |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6098135A (ja) |
| JP (1) | JPH1153301A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19742716C5 (de) * | 1997-09-26 | 2005-12-01 | Phoenix Contact Gmbh & Co. Kg | Steuer- und Datenübertragungsanlage und Verfahren zum Übertragen von sicherheitsbezogenen Daten |
| US6684275B1 (en) * | 1998-10-23 | 2004-01-27 | Octave Communications, Inc. | Serial-to-parallel/parallel-to-serial conversion engine |
| US7369838B1 (en) | 2000-10-03 | 2008-05-06 | At&T Corporation | Intra-premises wireless broadband service using lumped and distributed wireless radiation from cable source input |
| WO2007054763A1 (en) * | 2005-11-09 | 2007-05-18 | Nokia Corporation | Apparatus, method and computer program product providing data serializing by direct memory access controller |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128460A (ja) * | 1986-11-19 | 1988-06-01 | Fujitsu Ltd | バスア−ビトレ−シヨン方式 |
| JPH01179645A (ja) * | 1987-12-30 | 1989-07-17 | Yoneda Seika Shokuhin Kk | 栗の甘煮加工方法 |
| JPH01199255A (ja) * | 1988-02-03 | 1989-08-10 | Nec Corp | 情報処理システム |
| JPH0338934A (ja) * | 1989-07-05 | 1991-02-20 | Nec Corp | バス制御方式 |
| JPH0553981A (ja) * | 1991-08-28 | 1993-03-05 | Sharp Corp | バス調停回路 |
| US5634069A (en) * | 1994-01-28 | 1997-05-27 | Vlsi Technology, Inc. | Encoding assertion and de-assertion of interrupt requests and DMA requests in a serial bus I/O system |
| US5475854A (en) * | 1994-01-28 | 1995-12-12 | Vlsi Technology, Inc. | Serial bus I/O system and method for serializing interrupt requests and DMA requests in a computer system |
| JPH08101808A (ja) * | 1994-09-30 | 1996-04-16 | Nippon Steel Corp | パーソナルコンピュータシステムのｄｍａ要求信号制御方式 |
| JP3576647B2 (ja) * | 1995-08-11 | 2004-10-13 | 株式会社東芝 | コンピュータシステム |
| US5774744A (en) * | 1996-04-08 | 1998-06-30 | Vlsi Technology, Inc. | System using DMA and descriptor for implementing peripheral device bus mastering via a universal serial bus controller or an infrared data association controller |
-
1997
- 1997-08-06 JP JP9212062A patent/JPH1153301A/ja active Pending
-
1998
- 1998-08-06 US US09/129,870 patent/US6098135A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6098135A (en) | 2000-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000620 |