JPH03245567A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03245567A JPH03245567A JP2042888A JP4288890A JPH03245567A JP H03245567 A JPH03245567 A JP H03245567A JP 2042888 A JP2042888 A JP 2042888A JP 4288890 A JP4288890 A JP 4288890A JP H03245567 A JPH03245567 A JP H03245567A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- transistor
- thickness
- film
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置、特に、電気的に書換え可能な不
揮発性半導体記憶装置（ＥＥＦＲＯＭ）に関する。
揮発性半導体記憶装置（ＥＥＦＲＯＭ）に関する。
（従来の技術）
電気的に記憶情報の消去、再書き込みが可能な不揮発性
メモリとしてＥ Ｅ ＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌ
ｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａ
ｂｌｅＲＯＭ）が知られている。ＥＥＰＲＯＭはＥＰＲ
ＯＭと同様に、メモリセルに蓄えられた電荷により情報
を記憶するが、書き込みや消去時の電荷の移動にはトン
ネル現象が利用され、基板上の薄いトンネル絶縁膜を介
したトンネル電流によって、浮遊ゲートと電子のやりと
りが行われる。
メモリとしてＥ Ｅ ＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌ
ｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａ
ｂｌｅＲＯＭ）が知られている。ＥＥＰＲＯＭはＥＰＲ
ＯＭと同様に、メモリセルに蓄えられた電荷により情報
を記憶するが、書き込みや消去時の電荷の移動にはトン
ネル現象が利用され、基板上の薄いトンネル絶縁膜を介
したトンネル電流によって、浮遊ゲートと電子のやりと
りが行われる。
第４図（ａ）は従来のＥ Ｅ Ｐ ＲＯＭの１個のメモ
リセル構造を示すパターン平面図、第４図（ｂ）は同図
（ａ）のｘ−ｘ’線に沿った断面図、第４図（ｃ）は同
図（ａ）のＹ−Ｙ’線に沿った断面図、第４図（ｄ）は
上記メモリセルと同一基板内に形成されるゲートアレイ
等大規模論理回路を構成するロジック系トランジスタを
示す断面図である。
リセル構造を示すパターン平面図、第４図（ｂ）は同図
（ａ）のｘ−ｘ’線に沿った断面図、第４図（ｃ）は同
図（ａ）のＹ−Ｙ’線に沿った断面図、第４図（ｄ）は
上記メモリセルと同一基板内に形成されるゲートアレイ
等大規模論理回路を構成するロジック系トランジスタを
示す断面図である。
第４図（ａ）〜（Ｃ）において、１ビツト（情報の単位
）を表すセルは、半選択を防止するための選択トランジ
スタ４１と情報を記憶するための記憶トランジスタ４２
より構成されている。すなわち、半導体基板４３上の素
子分離領域４４によって分離された素子領域にゲート絶
縁膜４５を介して選択ゲート４６及び浮遊ゲート４７が
隣接して形成され、さらに層間絶縁膜４８を介して制御
ゲート４９が形成されている。
）を表すセルは、半選択を防止するための選択トランジ
スタ４１と情報を記憶するための記憶トランジスタ４２
より構成されている。すなわち、半導体基板４３上の素
子分離領域４４によって分離された素子領域にゲート絶
縁膜４５を介して選択ゲート４６及び浮遊ゲート４７が
隣接して形成され、さらに層間絶縁膜４８を介して制御
ゲート４９が形成されている。
なお、５０は基板と逆導電型の拡散層、５１は層間絶縁
膜上に形成されたアルミニウム配線である。
膜上に形成されたアルミニウム配線である。
記憶トランジスタ４２中、情報の蓄積場所は、電気的に
浮遊状態にある浮遊ゲート４７である。この浮遊ゲート
４７に電子を蓄積／欠乏させることで、記憶トランジス
タの０Ｎ１０ＦＦが制御される。
浮遊状態にある浮遊ゲート４７である。この浮遊ゲート
４７に電子を蓄積／欠乏させることで、記憶トランジス
タの０Ｎ１０ＦＦが制御される。
浮遊ゲート４７に電子を蓄積／欠乏させるには、ゲート
絶縁膜４５の一部が薄い膜厚（例えば１００人程程度と
なっているトンネル絶縁膜５２の領域を用いる。すなわ
ち、制御ゲート４９と拡散層５０とのバイアスにより、
上記トンネル絶縁膜５２を介してトンネル電流が流れる
。これにより、浮遊ゲート４７における電子の授受が達
成される。
絶縁膜４５の一部が薄い膜厚（例えば１００人程程度と
なっているトンネル絶縁膜５２の領域を用いる。すなわ
ち、制御ゲート４９と拡散層５０とのバイアスにより、
上記トンネル絶縁膜５２を介してトンネル電流が流れる
。これにより、浮遊ゲート４７における電子の授受が達
成される。
一方、第４図（ｄ）に示す大規模論理回路を構成するロ
ジック系トランジスタも、同じ基板４３内においてゲー
ト絶縁膜４５を介してゲート電極５３が形成され、基板
上にはゲート電極５３を隔てて基板と逆導電型の拡散領
域が形成されている。
ジック系トランジスタも、同じ基板４３内においてゲー
ト絶縁膜４５を介してゲート電極５３が形成され、基板
上にはゲート電極５３を隔てて基板と逆導電型の拡散領
域が形成されている。
ところで、上記トンネル現象を利用したＥＥＦＲＯＭで
は、セルの書き込み及び消去に必要な電力が小さくてよ
いので、素子に高電圧を発生させる昇圧回路（図示せず
）を内蔵し、単一電源（例えば５Ｖ）で動作するものが
多い。
は、セルの書き込み及び消去に必要な電力が小さくてよ
いので、素子に高電圧を発生させる昇圧回路（図示せず
）を内蔵し、単一電源（例えば５Ｖ）で動作するものが
多い。
上記従来例では、第４図（ａ）〜（ｃ）に示すメモリセ
ルや選択トランジスタのゲート電極には、昇圧回路から
の高電圧（約２０■）がかかり、第４図（ｄ）に示すロ
ジック系トランジスタのゲート電極には通常の電源電圧
（約５Ｖ）かかかる。
ルや選択トランジスタのゲート電極には、昇圧回路から
の高電圧（約２０■）がかかり、第４図（ｄ）に示すロ
ジック系トランジスタのゲート電極には通常の電源電圧
（約５Ｖ）かかかる。
しかしながら、上記使用電圧にかかわらず、ゲート絶縁
膜はトンネル絶縁膜５２の領域を除き、同一の膜厚ｈ（
例えば４５０人程程度で構成されている。つまり、従来
のＥＥＦＲＯＭで使用しているゲート絶縁膜は、１００
人程程度膜厚のトンネル絶縁膜以外は高耐圧系、５ｖ系
のトランジスタにかかわらず、すべて４５０人程程度膜
厚で構成されている。
膜はトンネル絶縁膜５２の領域を除き、同一の膜厚ｈ（
例えば４５０人程程度で構成されている。つまり、従来
のＥＥＦＲＯＭで使用しているゲート絶縁膜は、１００
人程程度膜厚のトンネル絶縁膜以外は高耐圧系、５ｖ系
のトランジスタにかかわらず、すべて４５０人程程度膜
厚で構成されている。
このような構成では、上記ロジック系トランジスタは、
動作電圧が電源電圧の５Ｖでありなから、４５０人とい
う高耐圧系のケート絶縁膜と同し膜厚を有して動作する
ことになる。これについて、以下のような問題点か生じ
る。
動作電圧が電源電圧の５Ｖでありなから、４５０人とい
う高耐圧系のケート絶縁膜と同し膜厚を有して動作する
ことになる。これについて、以下のような問題点か生じ
る。
第１の問題として、動作速度か遅くなるという欠点かあ
る。
る。
通常、簡単な手段として、単体トランジスタの動作速度
を見積もるのにドレイン・ソース間電流１０５を求める
。このＩＤＳか大きいと動作速度か大きくなる関係にあ
る。上記１０５は、通常使用されているトランジスタの
飽和領域において、次式で表すことができる。
を見積もるのにドレイン・ソース間電流１０５を求める
。このＩＤＳか大きいと動作速度か大きくなる関係にあ
る。上記１０５は、通常使用されているトランジスタの
飽和領域において、次式で表すことができる。
ここで、
ただし、
μはチャネル内移動度、
ＣＯＸはゲー
ト
絶縁膜容量、Ｗはチャネル幅、Ｌはチャネル長、ＶＧＳ
はゲート・ソース間電圧、ＶＴ□はしきい値、ｄｌは絶
縁膜厚、ε０は真空の誘電率、ε１は絶縁膜の比誘電率
、Ｓは電極面積である。
はゲート・ソース間電圧、ＶＴ□はしきい値、ｄｌは絶
縁膜厚、ε０は真空の誘電率、ε１は絶縁膜の比誘電率
、Ｓは電極面積である。
上記（１）式よれば、絶縁膜厚ｄ１が大きくなるに伴い
ＩＤＳが減少する。従って、ゲート絶縁膜か厚くなるほ
どトランジスタの動作速度が遅くなる。
ＩＤＳが減少する。従って、ゲート絶縁膜か厚くなるほ
どトランジスタの動作速度が遅くなる。
第２に近年微細化が進む中で、新たな障害となっている
短チヤネル効果の問題がある。短チヤネル効果の近似式
は次式で表すことができる。
短チヤネル効果の問題がある。短チヤネル効果の近似式
は次式で表すことができる。
ここで、
ΔＬ＝［（Ｘ ｊ ＋Ｗｊ）２ Ｗｅ２］’ ２−Ｘ
ｊただし、ΔＶＴＨは短チヤネル効果によるＶＴＲ変
化分、εＳはシリコンの比誘電率、ｑは電荷量、ＮＡは
アクセプタ不純物濃度、ψＢは表面ポテンシャル、ＣＩ
は絶縁膜容量、Ｌｔ４ｔは実効チャネル長、Ｘｊは接合
深さ、Ｗｊは接合空乏層幅、Ｗｃはチャネル空乏層幅で
ある。
ｊただし、ΔＶＴＨは短チヤネル効果によるＶＴＲ変
化分、εＳはシリコンの比誘電率、ｑは電荷量、ＮＡは
アクセプタ不純物濃度、ψＢは表面ポテンシャル、ＣＩ
は絶縁膜容量、Ｌｔ４ｔは実効チャネル長、Ｘｊは接合
深さ、Ｗｊは接合空乏層幅、Ｗｃはチャネル空乏層幅で
ある。
上記（２）式によれば、絶縁膜厚ｄ１か大きくなるに伴
い、ΔＶＴＨは大きくなり、短チヤネル効果がより一層
大きくなり、集積化の妨げになる。
い、ΔＶＴＨは大きくなり、短チヤネル効果がより一層
大きくなり、集積化の妨げになる。
（発明か解決しようとする課題）
ＥＥＦＲＯＭでは従来、各種トランジスタのゲート絶縁
膜か、トンネル絶縁膜領域を除き、その使用電圧によら
ず、同一の膜厚で構成されている。
膜か、トンネル絶縁膜領域を除き、その使用電圧によら
ず、同一の膜厚で構成されている。
このため、電源電圧で動作するメモリセル周辺の回路及
び大規模論理回路の動作速度向上の妨げとなるばかりで
なく、短チヤネル効果が大きくなるため集積化の妨げと
なるという欠点があった。
び大規模論理回路の動作速度向上の妨げとなるばかりで
なく、短チヤネル効果が大きくなるため集積化の妨げと
なるという欠点があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、通常の電源電圧で動作するメモリセ
ル周辺回路及び大規模論理回路を構成するロジック系ト
ランジスタの性能向上と高集積化を実現する半導体装置
を提供することにある。
あり、その目的は、通常の電源電圧で動作するメモリセ
ル周辺回路及び大規模論理回路を構成するロジック系ト
ランジスタの性能向上と高集積化を実現する半導体装置
を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体装置は第１の膜厚の第１のゲート絶縁
膜を有し、第１の電源電圧で動作する第１のＭＯＳ型ト
ランジスタと、上記第１のゲート絶縁膜とこの絶縁膜の
一部内で第１の膜厚よりも薄い第２の膜厚の第２のゲー
ト絶縁膜とを有し、上記第１の電源電圧で動作する第２
のＭＯＳ型トランジスタと、上記第１のゲート絶縁膜よ
りも薄く第２のゲート絶縁膜より厚い第３の膜厚の第３
のゲート絶縁膜を有し、上記Ｍ１の電源電圧よりも低い
第２の電源電圧で動作する第３の〜１０Ｓトランジスタ
とから構成される。
膜を有し、第１の電源電圧で動作する第１のＭＯＳ型ト
ランジスタと、上記第１のゲート絶縁膜とこの絶縁膜の
一部内で第１の膜厚よりも薄い第２の膜厚の第２のゲー
ト絶縁膜とを有し、上記第１の電源電圧で動作する第２
のＭＯＳ型トランジスタと、上記第１のゲート絶縁膜よ
りも薄く第２のゲート絶縁膜より厚い第３の膜厚の第３
のゲート絶縁膜を有し、上記Ｍ１の電源電圧よりも低い
第２の電源電圧で動作する第３の〜１０Ｓトランジスタ
とから構成される。
（作用）
この発明では、５Ｖ電源にて動作する
ＥＥＰＲＯＭの周辺回路やＥ Ｅ Ｐ ＲＯＭと同一の
半導体基板上に混載された大規模論理回路を構成するロ
ジック系トランジスタのゲート絶縁膜の膜厚を、書き込
みや消去用の高電圧が印加されるセルやトランジスタの
ゲート絶縁膜の膜厚よりも薄膜化する。この結果、上記
ゲート絶縁膜で構成される新規トランジスタにより、ド
レイン電流か増加するので、動作速度の向上か達成され
る。さらに、短チヤネル効果によるしきい値の走化量も
抑制できる。
半導体基板上に混載された大規模論理回路を構成するロ
ジック系トランジスタのゲート絶縁膜の膜厚を、書き込
みや消去用の高電圧が印加されるセルやトランジスタの
ゲート絶縁膜の膜厚よりも薄膜化する。この結果、上記
ゲート絶縁膜で構成される新規トランジスタにより、ド
レイン電流か増加するので、動作速度の向上か達成され
る。さらに、短チヤネル効果によるしきい値の走化量も
抑制できる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図（ａ）〜（ｃ）はこの発明の一実施例に係るＥＥ
ＦＲＯＭを構成するそれぞれのトランジスタ構造を示す
断面図であり、第１図（ａ）は昇圧された高電圧（２０
Ｖ）で動作するメモリセル周辺の高耐圧系のトランジス
タの構造を示す断面図、第１図（ｂ）はメモリセルトラ
ンジスタの構造を示す断面図、第１図（ｃ）は通常の電
源電圧（５ｖ）で動作するメモリセル周辺回路及び大規
模論理回路を構成するロジック系ＣＭＯＳ）ランジスタ
のうち、一方チャネルのトランジスタの構造を示す断面
図である。
ＦＲＯＭを構成するそれぞれのトランジスタ構造を示す
断面図であり、第１図（ａ）は昇圧された高電圧（２０
Ｖ）で動作するメモリセル周辺の高耐圧系のトランジス
タの構造を示す断面図、第１図（ｂ）はメモリセルトラ
ンジスタの構造を示す断面図、第１図（ｃ）は通常の電
源電圧（５ｖ）で動作するメモリセル周辺回路及び大規
模論理回路を構成するロジック系ＣＭＯＳ）ランジスタ
のうち、一方チャネルのトランジスタの構造を示す断面
図である。
これら第１図の各トランジスタは同一の半導体基板ｌ上
上に混載されている。周知のように、基板とは逆導電型
の拡散領域１２がゲート電極１３ （１３−１またはＩ
３−２）を隔てて形成されている。基板とゲート電１
ｊ １３−１の間にはそれぞれゲート絶縁膜か、ゲート
電極１３−１と１３−２の間には層間絶縁膜１４が形成
されている。なお、第１図（Ｃ）の破線１５はＬ Ｄ
Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構
造のためのゲート側壁部を示す。
上に混載されている。周知のように、基板とは逆導電型
の拡散領域１２がゲート電極１３ （１３−１またはＩ
３−２）を隔てて形成されている。基板とゲート電１
ｊ １３−１の間にはそれぞれゲート絶縁膜か、ゲート
電極１３−１と１３−２の間には層間絶縁膜１４が形成
されている。なお、第１図（Ｃ）の破線１５はＬ Ｄ
Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構
造のためのゲート側壁部を示す。
この発明では、ＥＥＦＲＯＭで使用されるゲート絶縁膜
として、メモリセルにおけるトンネル絶縁膜Ｉ６、ロジ
ック系トランジスタにおける５Ｖ系絶縁膜１７、メモリ
セル及び高耐圧系のトランジスタにおける高耐圧系絶縁
膜１８のそれぞれ３種類の異なった膜厚に大別される。
として、メモリセルにおけるトンネル絶縁膜Ｉ６、ロジ
ック系トランジスタにおける５Ｖ系絶縁膜１７、メモリ
セル及び高耐圧系のトランジスタにおける高耐圧系絶縁
膜１８のそれぞれ３種類の異なった膜厚に大別される。
すなわち、第１図（Ｃ）で示す通常の電源電圧（５ｖ）
で動作するロジック系トランジスタのゲート絶縁膜は、
高耐圧系絶縁膜１Ｂの膜厚よりも薄膜化された５Ｖ系絶
縁膜１７として形成される。
で動作するロジック系トランジスタのゲート絶縁膜は、
高耐圧系絶縁膜１Ｂの膜厚よりも薄膜化された５Ｖ系絶
縁膜１７として形成される。
この実施例では、高耐圧系絶縁膜１８が４５０人程度広
膜厚に対して、５ｖ系絶縁膜１７は２５０人の膜厚にな
っている。これにより、５ｖ系のロジック系トランジス
タの高速化に大きく寄与する。
膜厚に対して、５ｖ系絶縁膜１７は２５０人の膜厚にな
っている。これにより、５ｖ系のロジック系トランジス
タの高速化に大きく寄与する。
しかも、短チヤネル効果も抑えられ、集積度か向上する
。
。
次に、上記３種類の絶縁膜について、その膜厚関係を詳
細に説明する。
細に説明する。
まず、最も薄いゲート絶縁膜は、電荷移動のために高電
界を必要とするトンネル絶縁膜１６である。
界を必要とするトンネル絶縁膜１６である。
上記トンネル絶縁膜１６の膜厚は記憶トランジスタのカ
ップリング比という容量結合比から決定されることが多
い。容量結合比とは浮遊ゲートへの電荷の授受を行う際
の書き込みのし易さ／し難さを示すパラメータに相当し
、この比が大きければ書き込みがし易いことを示す。
ップリング比という容量結合比から決定されることが多
い。容量結合比とは浮遊ゲートへの電荷の授受を行う際
の書き込みのし易さ／し難さを示すパラメータに相当し
、この比が大きければ書き込みがし易いことを示す。
上記トンネル絶縁膜１６の膜厚が厚くなれば、書き換え
がしにくくなり、薄くなると書き換えは有利になる。し
かし、薄くしすぎるとＥＥＦＲＯＭの最も重要な信頼性
項目である電荷保持特性を悪化させることになるので、
膜厚の上限、下限はがなり厳しい制約を受ける。このよ
うな背景から、実際にはトンネル絶縁膜１６の膜厚Ａ（
第１図に図示）は、１００人程度広なければならない。
がしにくくなり、薄くなると書き換えは有利になる。し
かし、薄くしすぎるとＥＥＦＲＯＭの最も重要な信頼性
項目である電荷保持特性を悪化させることになるので、
膜厚の上限、下限はがなり厳しい制約を受ける。このよ
うな背景から、実際にはトンネル絶縁膜１６の膜厚Ａ（
第１図に図示）は、１００人程度広なければならない。
次に、２０Ｖの電圧かかかる高耐圧系絶縁膜１８につい
て説明する。
て説明する。
通常、４５０人程度広膜厚を使用する。電界としては約
４．４ＭＶ／ｃｍかかる。特にこの膜厚が電界強度的に
心配であれば、上記膜厚をある程度厚く形成しても何ら
問題はない。従って、高耐圧系絶縁膜１８の膜厚Ｃ（第
１図（ａ）、（ｂ）ｆ：図示）は４５０人以上必要であ
るという制約を設ける。
４．４ＭＶ／ｃｍかかる。特にこの膜厚が電界強度的に
心配であれば、上記膜厚をある程度厚く形成しても何ら
問題はない。従って、高耐圧系絶縁膜１８の膜厚Ｃ（第
１図（ａ）、（ｂ）ｆ：図示）は４５０人以上必要であ
るという制約を設ける。
次に５Ｖの電源電圧で使用される５Ｖ系絶縁膜１７につ
いて説明する。
いて説明する。
前記したように膜厚Ｂ（第１図（ｃ）に図示）は２５０
人程度広ある。特に上記膜厚でなくとも良いが、膜厚を
厚くしていくと動作速度の低下、短チヤネル効果による
しきい値の変化、ばらつきがより一層顕著になる。膜厚
を薄くしていくと上記現象と逆の効果が期待できる。下
限はゲート絶縁膜にかかる電界で決定されるが、１２０
人程度広ては可能である。
人程度広ある。特に上記膜厚でなくとも良いが、膜厚を
厚くしていくと動作速度の低下、短チヤネル効果による
しきい値の変化、ばらつきがより一層顕著になる。膜厚
を薄くしていくと上記現象と逆の効果が期待できる。下
限はゲート絶縁膜にかかる電界で決定されるが、１２０
人程度広ては可能である。
以上述べたように、Ｅ Ｅ Ｆ ＲＯＭで使用するゲー
ト絶縁膜はトンネル絶縁膜Ｊ８と５Ｖ系絶縁膜１７と高
耐圧系絶縁膜１８の異なった３種類に大別される。トン
ネル絶縁膜の膜厚をＡ、５■系絶縁膜の膜厚をＢ、高耐
圧系絶縁膜の膜厚をＣとすれば、この膜厚の大きさの関
係は Ａ＜Ｂ＜Ｃ・・・（３） である。
ト絶縁膜はトンネル絶縁膜Ｊ８と５Ｖ系絶縁膜１７と高
耐圧系絶縁膜１８の異なった３種類に大別される。トン
ネル絶縁膜の膜厚をＡ、５■系絶縁膜の膜厚をＢ、高耐
圧系絶縁膜の膜厚をＣとすれば、この膜厚の大きさの関
係は Ａ＜Ｂ＜Ｃ・・・（３） である。
上記関係中Ａ＜Ｂは絶対条件にある。なぜなら、トンネ
ル絶縁膜１Ｂの膜厚の許容範囲は前記したように特性上
非常に狭く、厚く形成することはできない。一方、５Ｖ
系絶縁膜１７の電界で決まる下限値は、製造上のばらつ
きとトランジスタの信頼性を考慮して１２０人（４，２
〜１ｖ／ｃｍ）となるからである。
ル絶縁膜１Ｂの膜厚の許容範囲は前記したように特性上
非常に狭く、厚く形成することはできない。一方、５Ｖ
系絶縁膜１７の電界で決まる下限値は、製造上のばらつ
きとトランジスタの信頼性を考慮して１２０人（４，２
〜１ｖ／ｃｍ）となるからである。
次に、上記関係中Ｂ＜Ｃについては、この発明ではいう
までもなく必要条件にある。上述した問題を解消し、動
作の高速化や、素子の性能を十分に発揮させるためには
この条件が必要となる。
までもなく必要条件にある。上述した問題を解消し、動
作の高速化や、素子の性能を十分に発揮させるためには
この条件が必要となる。
さらに、スケーリングを考慮して設計上の比率を次式に
示す。
示す。
Ａ： Ｂ ：’Ｃ＝１ ： ２．１ ：４．２
・・・（４）たたし、製造工程上のばらつきを考慮し
て、左辺各々の膜厚は右辺の数値に対してそれぞれ±２
５％の許容範囲をもたせる。
・・・（４）たたし、製造工程上のばらつきを考慮し
て、左辺各々の膜厚は右辺の数値に対してそれぞれ±２
５％の許容範囲をもたせる。
例えば、トンネル絶縁膜１Ｂの膜厚Ａを８０人とした場
合、上記（２）式より、５ｖ系絶縁膜１７の膜厚Ｂは１
６８±４１人、高耐圧系絶縁膜１８の膜厚Ｃは３３６±
８２人となる。膜厚Ａを８０人にすることにより、従来
２０Ｖ必要であった昇圧電圧を１７Ｖ程度まで下げるこ
とが可能になる。ただし、この場合、層間絶縁膜１４の
薄膜化も同時に行う必要がある。
合、上記（２）式より、５ｖ系絶縁膜１７の膜厚Ｂは１
６８±４１人、高耐圧系絶縁膜１８の膜厚Ｃは３３６±
８２人となる。膜厚Ａを８０人にすることにより、従来
２０Ｖ必要であった昇圧電圧を１７Ｖ程度まで下げるこ
とが可能になる。ただし、この場合、層間絶縁膜１４の
薄膜化も同時に行う必要がある。
このように、各種絶縁膜の膜厚に対して、各々のトラン
ジスタについて最高の性能が引き出されるように設計さ
れ、しかもスケーリングを考慮して比を規定することは
非常に重要である。
ジスタについて最高の性能が引き出されるように設計さ
れ、しかもスケーリングを考慮して比を規定することは
非常に重要である。
第２図（ａ）〜（ｃ）は上記第１図における各トランジ
スタの製造工程を順次示す一実施例の断面図である。図
の左側から、上記高耐圧系のトランジスタを構成する高
耐圧系領域、メモリセルトランジスタを構成するメモリ
セル領域、ロジック系トランジスタを構成する５ｖ系領
域を示し、同一基板内に混載して形成される。なお、こ
の第２図では、浮遊ゲートと制御ゲートとの間の層間絶
縁膜か単層の絶縁膜で構成される場合の一実施例方法を
示すものである。
スタの製造工程を順次示す一実施例の断面図である。図
の左側から、上記高耐圧系のトランジスタを構成する高
耐圧系領域、メモリセルトランジスタを構成するメモリ
セル領域、ロジック系トランジスタを構成する５ｖ系領
域を示し、同一基板内に混載して形成される。なお、こ
の第２図では、浮遊ゲートと制御ゲートとの間の層間絶
縁膜か単層の絶縁膜で構成される場合の一実施例方法を
示すものである。
半導体基板２１に素子分離絶縁膜２２形成後、基板を熱
酸化して、所望の膜厚の高耐圧系のゲート絶縁膜２３を
形成する（第２図（ａ））。
酸化して、所望の膜厚の高耐圧系のゲート絶縁膜２３を
形成する（第２図（ａ））。
次に、フォトリソグラフィ技術を用いて、メモリセル領
域におけるトンネル窓領域のみ、基板２１が露出するま
で開孔する。熱酸化によって、トンネル絶縁膜２４を形
成後、ＬＰＣＶＤ法（減圧ＣＶＤ法）等により、第１の
導電膜２５を形成する。
域におけるトンネル窓領域のみ、基板２１が露出するま
で開孔する。熱酸化によって、トンネル絶縁膜２４を形
成後、ＬＰＣＶＤ法（減圧ＣＶＤ法）等により、第１の
導電膜２５を形成する。
続いて熱処理後、再びフォトリソグラフィ技術を用いて
、５ｖ領域に延在する第１の導電膜２５及びゲート絶縁
膜２３をエツチング除去し、５ｖ領域における素子能動
領域の基板２１の表面を露出させる（第２図（ｂ））。
、５ｖ領域に延在する第１の導電膜２５及びゲート絶縁
膜２３をエツチング除去し、５ｖ領域における素子能動
領域の基板２１の表面を露出させる（第２図（ｂ））。
次に、メモリセル領域及び高耐圧系領域の層間絶縁膜２
６と５ｖ系領域のゲート絶縁膜２７を同時に形成する。
６と５ｖ系領域のゲート絶縁膜２７を同時に形成する。
このゲート絶縁膜２７は基板から成長させるので、第１
の導電膜２５（ポリシリコン）上の層間絶縁膜２６の半
分ぐらいの膜厚にしかならない。
の導電膜２５（ポリシリコン）上の層間絶縁膜２６の半
分ぐらいの膜厚にしかならない。
このように、ゲート絶縁膜２７を所望の膜厚で形成し、
引き続き第２の導電膜２８を堆積し、熱処理する（第２
図（Ｃ））。
引き続き第２の導電膜２８を堆積し、熱処理する（第２
図（Ｃ））。
なお、メモリ領域において、第１の導電膜は浮遊ゲート
となり、第２の導電膜は制御ゲートになる。また、高耐
圧系トランジスタは、後で第１導電膜と第２導電膜をシ
ョートさせるか、第２導電膜を除去して使用される。
となり、第２の導電膜は制御ゲートになる。また、高耐
圧系トランジスタは、後で第１導電膜と第２導電膜をシ
ョートさせるか、第２導電膜を除去して使用される。
第３図（ａ）〜（ｃ）は上記第２図と同様に上記第１図
の各トランジスタの製造工程を順次示す他の実施例によ
る断面図である。なお、この第３図では、浮遊ゲートと
制御ゲートとの間の層間絶縁膜が比誘電率の異なる２つ
以上の絶縁膜で構成される場合の一実施例方法を示すも
のである。この実施例では、上記層間絶縁膜は酸化膜／
窒化膜／酸化膜からなる。
の各トランジスタの製造工程を順次示す他の実施例によ
る断面図である。なお、この第３図では、浮遊ゲートと
制御ゲートとの間の層間絶縁膜が比誘電率の異なる２つ
以上の絶縁膜で構成される場合の一実施例方法を示すも
のである。この実施例では、上記層間絶縁膜は酸化膜／
窒化膜／酸化膜からなる。
半導体基板３１に素子分離絶縁膜３２形成後、基板を熱
酸化して、所望の膜厚の高耐圧系のゲート絶縁膜３３を
形成する（第３図（ａ））。
酸化して、所望の膜厚の高耐圧系のゲート絶縁膜３３を
形成する（第３図（ａ））。
次に、フォトリソグラフィ技術を用いて、トンネル窓領
域のみ基板３１が露出するまで開孔する。
域のみ基板３１が露出するまで開孔する。
熱酸化によってトンネル絶縁膜３４を形成後、ＬＰＣＶ
Ｄ法（減圧化学的気相成長法）等により第１の導電膜３
５を形成する。続いて熱処理後、層間絶縁膜３６として
、酸化膜、窒化膜、酸化膜を熱酸化またはＣＶＤ法によ
り順次形成する。その後、再びフォトリソグラフィ技術
を用いて、５Ｖ領域に延在する上記３層よりなる層間絶
縁膜３６及び第１の導電膜３５及び高耐圧系のゲート絶
縁膜３４を順次エツチング除去し、５Ｖ系領域における
素子能動領域の基板３１の表面を露出させる（第３図（
ｂ））。
Ｄ法（減圧化学的気相成長法）等により第１の導電膜３
５を形成する。続いて熱処理後、層間絶縁膜３６として
、酸化膜、窒化膜、酸化膜を熱酸化またはＣＶＤ法によ
り順次形成する。その後、再びフォトリソグラフィ技術
を用いて、５Ｖ領域に延在する上記３層よりなる層間絶
縁膜３６及び第１の導電膜３５及び高耐圧系のゲート絶
縁膜３４を順次エツチング除去し、５Ｖ系領域における
素子能動領域の基板３１の表面を露出させる（第３図（
ｂ））。
次に、５ｖ系領域のゲート絶縁膜３７を熱酸化により所
望の膜厚に形成し、引き続き第２の導電膜３８を堆積し
、熱処理する（第３図（Ｃ））。
望の膜厚に形成し、引き続き第２の導電膜３８を堆積し
、熱処理する（第３図（Ｃ））。
このように、高耐圧系領域よりも５Ｖ系領域のゲート絶
縁膜を薄膜化したことにより、通常の５ｖの電源電圧で
動作するメモリセル周辺回路及び大規模論理回路を構成
するロジック系トランジスタの動作時、ドレイン電流が
増加し、動作速度の向上が達成される。また、縮小化に
よる短チヤネル効果も抑えられ、高集積化が実現される
という利点がある。
縁膜を薄膜化したことにより、通常の５ｖの電源電圧で
動作するメモリセル周辺回路及び大規模論理回路を構成
するロジック系トランジスタの動作時、ドレイン電流が
増加し、動作速度の向上が達成される。また、縮小化に
よる短チヤネル効果も抑えられ、高集積化が実現される
という利点がある。
［発明の効果］
以上説明したようにこの発明の方法によれば、適当なゲ
ート絶縁膜をもって、メモリセル周辺回路及び大規模論
理回路を構成するロジック系トランジスタが構成される
ので、動作速度を向上させることができる。しかも、短
チヤネル効果を抑えつつ、集積度を向上させることかで
きる。よって、信頼性の高い半導体装置が提供できる。
ート絶縁膜をもって、メモリセル周辺回路及び大規模論
理回路を構成するロジック系トランジスタが構成される
ので、動作速度を向上させることができる。しかも、短
チヤネル効果を抑えつつ、集積度を向上させることかで
きる。よって、信頼性の高い半導体装置が提供できる。
第１図（ａ）〜（Ｃ）はそれぞれこの発明の一実施例に
係るＥＥＦＲＯＭを構成する各トランジスタ構造を示す
断面図、第２図（ａ）〜（ｃ）はそれぞれ上記第１図に
おける各トランジスタの製造工程を順次示す一実施例の
断面図、第３図（ａ）〜（Ｃ）はそれぞれ上記第１図に
おける各トランジスタの製造工程を順次示す他の実施例
による断面図、第４図（ａ）は従来のＥ Ｅ ＦＲＯＭ
の１個のメモリセル構造を示すパターン平面図、第４図
（ｂ）は同図（ａ）のｘ−ｘ’線に沿った断面図、第４
図（ｃ）は同図（ａ）のＹ−Ｙ’線に沿った断面図、第
４図（ｄ）は上記メモリセルと同一基板内の大規模論理
回路を構成するロジック系トランジスタを示す断面図で
ある。 １１・・・半導体基板、１２・・・拡散領域、１３−１
．１３−２・・・ゲート電極、１４・・・層間絶縁膜、
１５−・・ゲート側壁部、１Ｂ・・・トンネル絶縁膜、
１７・・・５ｖ系絶縁膜、１８・・・高耐圧系絶縁膜。
係るＥＥＦＲＯＭを構成する各トランジスタ構造を示す
断面図、第２図（ａ）〜（ｃ）はそれぞれ上記第１図に
おける各トランジスタの製造工程を順次示す一実施例の
断面図、第３図（ａ）〜（Ｃ）はそれぞれ上記第１図に
おける各トランジスタの製造工程を順次示す他の実施例
による断面図、第４図（ａ）は従来のＥ Ｅ ＦＲＯＭ
の１個のメモリセル構造を示すパターン平面図、第４図
（ｂ）は同図（ａ）のｘ−ｘ’線に沿った断面図、第４
図（ｃ）は同図（ａ）のＹ−Ｙ’線に沿った断面図、第
４図（ｄ）は上記メモリセルと同一基板内の大規模論理
回路を構成するロジック系トランジスタを示す断面図で
ある。 １１・・・半導体基板、１２・・・拡散領域、１３−１
．１３−２・・・ゲート電極、１４・・・層間絶縁膜、
１５−・・ゲート側壁部、１Ｂ・・・トンネル絶縁膜、
１７・・・５ｖ系絶縁膜、１８・・・高耐圧系絶縁膜。
Claims (3)
- （１）第１の膜厚の第１のゲート絶縁膜を有し、第１の
電源電圧で動作する第１のＭＯＳ型トランジスタと、 上記第１のゲート絶縁膜とこの絶縁膜の一部内で第１の
膜厚よりも薄い第２の膜厚の第２のゲート絶縁膜とを有
し、上記第１の電源電圧で動作する第２のＭＯＳ型トラ
ンジスタと、 上記第１のゲート絶縁膜よりも薄く第２のゲート絶縁膜
より厚い第３の膜厚の第３のゲート絶縁膜を有し、上記
第１の電源電圧よりも低い第２の電源電圧で動作する第
３のＭＯＳトランジスタとを具備したことを特徴とする
半導体装置。 - （２）前記第２のＭＯＳ型トランジスタは電気的に記憶
情報の消去、書き込みが可能な不揮発性半導体記憶装置
のメモリセルとして構成されるセルトランジスタであり
、 前記第１のＭＯＳ型トランジスタは上記メモリセル周辺
の高耐圧系トランジスタであり、 前記第３のＭＯＳ型トランジスタは上記不揮発性半導体
記憶装置における周辺の大規模論理回路を構成するロジ
ック系トランジスタであることを特徴とする請求項１記
載の半導体装置。 - （３）前記第２の膜厚をＡ、第３の膜厚をＢ、第１の膜
厚をＣとした場合、 Ａ：Ｂ：Ｃ＝１：２．１：４．２なる比例関係を有し、
右辺側各項について±２５％の膜厚関係内にあることを
特徴とする請求項２記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042888A JPH03245567A (ja) | 1990-02-23 | 1990-02-23 | 半導体装置 |
| US07/658,699 US5101248A (en) | 1990-02-23 | 1991-02-21 | Semiconductor device |
| EP19910102621 EP0443603A3 (en) | 1990-02-23 | 1991-02-22 | Semiconductor device |
| KR1019910002887A KR940005900B1 (ko) | 1990-02-23 | 1991-02-22 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042888A JPH03245567A (ja) | 1990-02-23 | 1990-02-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03245567A true JPH03245567A (ja) | 1991-11-01 |
Family
ID=12648573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042888A Pending JPH03245567A (ja) | 1990-02-23 | 1990-02-23 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5101248A (ja) |
| EP (1) | EP0443603A3 (ja) |
| JP (1) | JPH03245567A (ja) |
| KR (1) | KR940005900B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151610A (ja) * | 2000-10-27 | 2002-05-24 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6048769A (en) * | 1997-02-28 | 2000-04-11 | Intel Corporation | CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers |
| JP4614481B2 (ja) * | 1999-08-30 | 2011-01-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| EP1157419A1 (en) * | 1999-12-21 | 2001-11-28 | Koninklijke Philips Electronics N.V. | Non-volatile memory cells and periphery |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245165A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS58197776A (ja) * | 1982-05-12 | 1983-11-17 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS5916371A (ja) * | 1982-07-19 | 1984-01-27 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS60226181A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH07101713B2 (ja) * | 1988-06-07 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| US5008721A (en) * | 1988-07-15 | 1991-04-16 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell with self-aligned tunnel |
-
1990
- 1990-02-23 JP JP2042888A patent/JPH03245567A/ja active Pending
-
1991
- 1991-02-21 US US07/658,699 patent/US5101248A/en not_active Expired - Fee Related
- 1991-02-22 KR KR1019910002887A patent/KR940005900B1/ko not_active Expired - Fee Related
- 1991-02-22 EP EP19910102621 patent/EP0443603A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245165A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151610A (ja) * | 2000-10-27 | 2002-05-24 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920000144A (ko) | 1992-01-10 |
| EP0443603A2 (en) | 1991-08-28 |
| US5101248A (en) | 1992-03-31 |
| EP0443603A3 (en) | 1992-02-12 |
| KR940005900B1 (ko) | 1994-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5424979A (en) | Non-volatile memory cell | |
| JP2882392B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH0864699A (ja) | 不揮発性半導体記憶装置 | |
| JPS62291180A (ja) | 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス | |
| KR100346021B1 (ko) | 불휘발성반도체메모리 | |
| JPH0536991A (ja) | 半導体記憶装置 | |
| JPH06196714A (ja) | 半導体記憶装置およびその駆動方式 | |
| JP4027656B2 (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
| US6144064A (en) | Split-gate EEPROM device having floating gate with double polysilicon layer | |
| JPH031574A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3173907B2 (ja) | 不揮発性記憶素子およびその製造方法 | |
| JP2002026151A (ja) | 半導体メモリ装置 | |
| US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| JPH04208573A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3856559B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5888871A (en) | Methods of forming EEPROM memory cells having uniformly thick tunnelling oxide layers | |
| KR940005900B1 (ko) | 반도체장치 | |
| JPS6367783A (ja) | 半導体記憶装置 | |
| US6642571B2 (en) | Nonvolatile semiconductor memory | |
| JP2989205B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH04253375A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPS6158272A (ja) | 不揮発性半導体メモリの製造方法 | |
| EP1146562A2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| JP3863283B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3546896B2 (ja) | 不揮発性半導体記憶装置 |