JPS60226181A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS60226181A JPS60226181A JP59083110A JP8311084A JPS60226181A JP S60226181 A JPS60226181 A JP S60226181A JP 59083110 A JP59083110 A JP 59083110A JP 8311084 A JP8311084 A JP 8311084A JP S60226181 A JPS60226181 A JP S60226181A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate
- oxide film
- film
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は不揮発性半導体記憶装置に関し、特に絶縁膜を
介して導電層に電子の注入、引出しを行なう手段を有す
る不揮発性半導体記憶装置に関する。
介して導電層に電子の注入、引出しを行なう手段を有す
る不揮発性半導体記憶装置に関する。
（従来技術）
従来の不揮発性半導体記憶装置は、絶縁膜を介して導電
層に電子の注入、引出しを行なう手段を設けて情報の消
去、書込みを行なっていた。
層に電子の注入、引出しを行なう手段を設けて情報の消
去、書込みを行なっていた。
第１図は従来の不揮発性半導体記憶装置の一例の断面図
である。ｐ型半導体基板１にＬＯＣ０８法を用いてフィ
ールド絶縁膜７．薄いゲート絶縁膜３を設ける。ｎ型埋
込層２をゲート絶縁膜３の下に設ける。ゲート絶縁膜３
の上に浮遊ゲート４゜ゲート絶縁膜５．制御ゲート６を
順次重ねて形成する。
である。ｐ型半導体基板１にＬＯＣ０８法を用いてフィ
ールド絶縁膜７．薄いゲート絶縁膜３を設ける。ｎ型埋
込層２をゲート絶縁膜３の下に設ける。ゲート絶縁膜３
の上に浮遊ゲート４゜ゲート絶縁膜５．制御ゲート６を
順次重ねて形成する。
このような構造の記憶装置の埋込層２と制御ゲート６の
間に電圧を印加し、各電極（２−４−６）間の容量結合
によって薄いゲート絶縁膜３（例えば３ｉＱ２膜）中に
高電界を印加し、ファウラー・ノルドハイＡ（Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ））ｙネル電流を発生させるこ
とによって、浮遊ゲート４に電子を注入、又は浮遊ゲー
ト４から電子を引出し情報の消去、書込みを行なってい
る。
間に電圧を印加し、各電極（２−４−６）間の容量結合
によって薄いゲート絶縁膜３（例えば３ｉＱ２膜）中に
高電界を印加し、ファウラー・ノルドハイＡ（Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ））ｙネル電流を発生させるこ
とによって、浮遊ゲート４に電子を注入、又は浮遊ゲー
ト４から電子を引出し情報の消去、書込みを行なってい
る。
しかるに、このように薄い絶縁膜（５ｉＯｚ膜では１０
０〜１５０Ａ）では書込み、消去時に印加される高電界
に対してその絶縁破壊耐圧に十分な余裕がなく、またピ
ンホール、欠陥等に起因する絶縁破壊も起シ、装置全短
絡させ、良品率を底下させたり、あるいは良品を不良品
にしてしまうという欠点があった。
０〜１５０Ａ）では書込み、消去時に印加される高電界
に対してその絶縁破壊耐圧に十分な余裕がなく、またピ
ンホール、欠陥等に起因する絶縁破壊も起シ、装置全短
絡させ、良品率を底下させたり、あるいは良品を不良品
にしてしまうという欠点があった。
（発明の目的）
本発明の目的は、上記欠点を除去し、少なくとも浮遊ゲ
ートの下なる薄いゲート絶縁膜領域をフィールド絶縁膜
領域と隣接しないように設けることによって、絶縁膜の
絶縁破壊耐性を高め、高信頼性の製品を高良品率で得ら
れる不揮発性半導体記憶装置を提供することにある。
ートの下なる薄いゲート絶縁膜領域をフィールド絶縁膜
領域と隣接しないように設けることによって、絶縁膜の
絶縁破壊耐性を高め、高信頼性の製品を高良品率で得ら
れる不揮発性半導体記憶装置を提供することにある。
（発明の構成）
本発明の不揮発性半導体記憶装置は、半導体基板の主表
面に設けられた第１の絶縁膜と、該第１の絶縁膜の少な
くとも一部と隣接し、かつ該隣接部における膜厚が前記
第１の絶縁膜よシも厚く、該第１の絶縁膜以外の膜と隣
接する隣接部分においては隣接相手の膜よりも膜厚の薄
い第２の絶縁膜と、該第２の絶縁膜の少なくとも一部と
前記第１の絶縁膜の少なくとも一部とを覆って設けられ
た導電膜と、前記第１の絶縁膜の下の前記半導体基板内
に設けられた拡散領域とを含んで構成される。
面に設けられた第１の絶縁膜と、該第１の絶縁膜の少な
くとも一部と隣接し、かつ該隣接部における膜厚が前記
第１の絶縁膜よシも厚く、該第１の絶縁膜以外の膜と隣
接する隣接部分においては隣接相手の膜よりも膜厚の薄
い第２の絶縁膜と、該第２の絶縁膜の少なくとも一部と
前記第１の絶縁膜の少なくとも一部とを覆って設けられ
た導電膜と、前記第１の絶縁膜の下の前記半導体基板内
に設けられた拡散領域とを含んで構成される。
（実施例）
次に、本発明の実施例について、図面を用いて説明する
。
。
第２図（ａ）〜（Ｃ）は本発明の一実施例及びその製造
方法を説明するための工程順に示した断面図である。
方法を説明するための工程順に示した断面図である。
まず、第２図（ａｌに示すように、ｐ型半導体基板１１
の表面に通常のＬＯＣＯ８法を用いてフィールド酸化膜
１２と、例えば１００＾程度の薄い酸化膜１３を形成す
る。この酸化膜１３を通してヒ素を例えば５０ＫｅＶで
１．０ＸＩＯｃｍ 程度イオン注入してｎ型埋込み層１
４を形成する。
の表面に通常のＬＯＣＯ８法を用いてフィールド酸化膜
１２と、例えば１００＾程度の薄い酸化膜１３を形成す
る。この酸化膜１３を通してヒ素を例えば５０ＫｅＶで
１．０ＸＩＯｃｍ 程度イオン注入してｎ型埋込み層１
４を形成する。
次に、第２図［ｂ）に示すように、酸化膜１３をフッ酸
等で除去し、熱酸化、レジストのパターニング、一部酸
化膜の除去、熱酸化を行なうことによシ比較的膜厚の薄
い（例えば１２０Ａ程度の）第１の絶縁膜１５と膜厚の
厚い（例えば６００＾程度の）第２の絶縁膜１６とを形
成する。ここで、第１の絶縁膜１５はフィールド酸化膜
１２と隣接していないことが重要である。
等で除去し、熱酸化、レジストのパターニング、一部酸
化膜の除去、熱酸化を行なうことによシ比較的膜厚の薄
い（例えば１２０Ａ程度の）第１の絶縁膜１５と膜厚の
厚い（例えば６００＾程度の）第２の絶縁膜１６とを形
成する。ここで、第１の絶縁膜１５はフィールド酸化膜
１２と隣接していないことが重要である。
次に、第２図（Ｃ１に示すように、従来の浮遊ゲート構
造と同様に浮遊ゲート１７．ゲート酸化膜１８゜制御ゲ
ート１９を形成して本発明の一実施例の不揮発性半導体
記憶装置を得る。ファウラー・ノルドハイム型のトンネ
ル電流Ｉは電界Ｅによって次式のように表わされる。
造と同様に浮遊ゲート１７．ゲート酸化膜１８゜制御ゲ
ート１９を形成して本発明の一実施例の不揮発性半導体
記憶装置を得る。ファウラー・ノルドハイム型のトンネ
ル電流Ｉは電界Ｅによって次式のように表わされる。
Ｉ＝Ｓ−Ｋｌ −Ｅ −ｅｘｐ（−に２／Ｅ） （Ｓ
：面積。
：面積。
Ｋｌ、に２ ：定数）
つまシ、トンネル電流は電界強度に強く依存し、第２図
（Ｃ）に示すように、ゲート酸化膜として膜厚が大きく
異なる二種の絶縁膜１５．’１６が存在すると、電流は
電界の強い、膜厚の薄い方の絶縁膜１５中ｆ：流れるよ
うになる。
（Ｃ）に示すように、ゲート酸化膜として膜厚が大きく
異なる二種の絶縁膜１５．’１６が存在すると、電流は
電界の強い、膜厚の薄い方の絶縁膜１５中ｆ：流れるよ
うになる。
本願発明者は、上述の実施例のような手法を用い薄いゲ
ート酸化膜１５とフィールド酸化膜１２との間の領域の
絶縁膜の膜厚をゲート酸化膜１５よシも厚くシ、即ち第
２の絶縁膜１６を設けたものについて、従来の均一な膜
厚のものとの比較を行なった結果、ピンホール、欠陥等
に起因する絶縁破壊の極めて起こシ難い高信頼性、高歩
留シの記憶素子が得られるという結果を得た。
ート酸化膜１５とフィールド酸化膜１２との間の領域の
絶縁膜の膜厚をゲート酸化膜１５よシも厚くシ、即ち第
２の絶縁膜１６を設けたものについて、従来の均一な膜
厚のものとの比較を行なった結果、ピンホール、欠陥等
に起因する絶縁破壊の極めて起こシ難い高信頼性、高歩
留シの記憶素子が得られるという結果を得た。
この起因を調べるため本願発明者は薄い酸化膜を有する
ＭＯＳダイオードを試作し、その絶縁破壊耐圧を調べた
。
ＭＯＳダイオードを試作し、その絶縁破壊耐圧を調べた
。
すなわち、第３図ｆａ）は通常のＬＯＣＯ８構造のダイ
オードで３１は半導体基板、３２はフィールド酸化膜、
３３はゲート酸化膜に相当する薄い酸化膜で厚いフィー
ルド酸化膜３２に接している。また３７は電極である。
オードで３１は半導体基板、３２はフィールド酸化膜、
３３はゲート酸化膜に相当する薄い酸化膜で厚いフィー
ルド酸化膜３２に接している。また３７は電極である。
また第３図（ｂ）は本発明の一実施例のゲート酸化膜と
同様構造の酸化換全持つＬＯＣＯ８構造のダイオードで
ある。すなわち本構造ではＬＯＣＯ８構造の縁端に薄い
酸化膜３５が接しないように薄い酸化膜３５に接して、
これより厚い酸化膜３６が形成され、厚い酸化膜３６は
他端で非常に厚いフィールド酸化膜に接している。
同様構造の酸化換全持つＬＯＣＯ８構造のダイオードで
ある。すなわち本構造ではＬＯＣＯ８構造の縁端に薄い
酸化膜３５が接しないように薄い酸化膜３５に接して、
これより厚い酸化膜３６が形成され、厚い酸化膜３６は
他端で非常に厚いフィールド酸化膜に接している。
そして何れのＭＯＳダイオードも薄い酸化膜部分の膜厚
９面積は等しく形成した。
９面積は等しく形成した。
この２種類のダイオードに電圧を加え、その絶縁破壊耐
圧を測定し、その耐圧分布を第４図（ａ）。
圧を測定し、その耐圧分布を第４図（ａ）。
（ｂｌに示した。
第４図ｆａｔは第３図ｆａ）に示した従来のＬＯＣＯ８
構造で作成したＭＯＳダイオードの耐圧分布図であシ、
また第４図（ｂ）は第３図（ｂ）に示した本発明の一実
施例のゲート酸化膜構造を持つＭＯＳダイオードの耐圧
分布図である。第４図（ａ）、 （ｂ）から明らかなよ
うに従来構造のものは絶縁破壊耐圧は低いものが多くあ
られれその分布も広くなっている。これに対し本発明構
造のものは絶縁破壊耐圧の低下は殆んどなく、分布は狭
い範囲に集中している。
構造で作成したＭＯＳダイオードの耐圧分布図であシ、
また第４図（ｂ）は第３図（ｂ）に示した本発明の一実
施例のゲート酸化膜構造を持つＭＯＳダイオードの耐圧
分布図である。第４図（ａ）、 （ｂ）から明らかなよ
うに従来構造のものは絶縁破壊耐圧は低いものが多くあ
られれその分布も広くなっている。これに対し本発明構
造のものは絶縁破壊耐圧の低下は殆んどなく、分布は狭
い範囲に集中している。
この結果より、ＬＯＣＯ８構造のフィールド縁端は欠陥
等が発生し易く、トンネル電流のように強電界音用いる
デバイスには信頼性的にも、歩留シ的にも避けるべき構
造であることがわかる。
等が発生し易く、トンネル電流のように強電界音用いる
デバイスには信頼性的にも、歩留シ的にも避けるべき構
造であることがわかる。
なお、上記実施例では、ｎチャ／ネル浮遊ゲート型の場
合について説明を行なったが、本発明はｎチャンネルに
限定されるものでなく、また浮遊ゲート構造に限定され
るものではない。
合について説明を行なったが、本発明はｎチャンネルに
限定されるものでなく、また浮遊ゲート構造に限定され
るものではない。
（発明の効果）
以上説明したとお）、本発明によれば、欠陥の多い、フ
ィールド酸化膜と隣接する部分のゲート酸化膜厚を厚く
することによシ、絶縁破壊耐圧の高いゲートｙ化膜構造
が得られ、装置の信頼性。
ィールド酸化膜と隣接する部分のゲート酸化膜厚を厚く
することによシ、絶縁破壊耐圧の高いゲートｙ化膜構造
が得られ、装置の信頼性。
耐久性を高めることができる。
第１図は従来の不揮発性半導体記憶装置の一例の断面図
、第２図（ａ）〜（Ｃ）は本発明の一実施例及びその製
造方法を説明するために工程順に示した断面図、第３図
（ａ）、 （ｂｌはゲート絶縁膜の絶縁破壊耐圧を調べ
るために試作した従来例及び本発明構造のＭＯＳダイオ
ードの断面図、第４図ｔａ＞、 （ｂ）は第３図（ａ）
、 （ｂ）のＭＯＳダイオードの絶縁破壊耐圧分布図で
ある− １・・・・・半導体基板、２・・・・・埋込層、３・・
・・・・ゲート絶縁膜、４・・・・・・浮遊ゲート、５
・・・・・・ゲート絶縁膜、６・・・・・・制御ゲート
、７・・・・・フィールド絶縁膜、１１・・・・・半導
体基板、１２・・・・・・フィールド酸化膜、１３・・
・・・酸化膜、１４・・・・・埋込層、１５・・・・第
１の絶縁膜、１６・・・・・・第２の絶縁膜、１７・・
・・・浮遊ゲート、１８・・・・ゲート酸化膜、１９・
・・・・制御ゲート、３１ ・・・半導体基板、３２・
・ フィールド絶縁膜、３３・・・・・ゲート酸化膜、
３５・・・・・・第１の絶縁膜、３６・・・・・第２の
絶縁膜、３７．３８ ・電極。 工・、−τ ゛・、。 代理人 弁理士 内 原 ・（、・、・。 第１力 元？圀 第３に ７）４圀
、第２図（ａ）〜（Ｃ）は本発明の一実施例及びその製
造方法を説明するために工程順に示した断面図、第３図
（ａ）、 （ｂｌはゲート絶縁膜の絶縁破壊耐圧を調べ
るために試作した従来例及び本発明構造のＭＯＳダイオ
ードの断面図、第４図ｔａ＞、 （ｂ）は第３図（ａ）
、 （ｂ）のＭＯＳダイオードの絶縁破壊耐圧分布図で
ある− １・・・・・半導体基板、２・・・・・埋込層、３・・
・・・・ゲート絶縁膜、４・・・・・・浮遊ゲート、５
・・・・・・ゲート絶縁膜、６・・・・・・制御ゲート
、７・・・・・フィールド絶縁膜、１１・・・・・半導
体基板、１２・・・・・・フィールド酸化膜、１３・・
・・・酸化膜、１４・・・・・埋込層、１５・・・・第
１の絶縁膜、１６・・・・・・第２の絶縁膜、１７・・
・・・浮遊ゲート、１８・・・・ゲート酸化膜、１９・
・・・・制御ゲート、３１ ・・・半導体基板、３２・
・ フィールド絶縁膜、３３・・・・・ゲート酸化膜、
３５・・・・・・第１の絶縁膜、３６・・・・・第２の
絶縁膜、３７．３８ ・電極。 工・、−τ ゛・、。 代理人 弁理士 内 原 ・（、・、・。 第１力 元？圀 第３に ７）４圀
Claims (1)
- 半導体基板の主表面に設けられた第１の絶縁膜と、該第
１の絶縁膜の少なくとも一部と隣接し、かつ該隣接部に
おける膜厚が前記第１の絶縁膜よフも厚く、該第１の絶
縁膜以外の膜と隣接する隣接部分においては隣接相手の
膜よシも膜厚の薄い第２の絶縁膜と、該第２の絶縁膜の
少なくとも一部と前記第１の絶縁膜の少くとも一部とを
覆って設けられた導電膜と、前記第１の絶縁膜の下の前
記半導体基板内に設けられた拡散領域とを含むことを特
徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083110A JPS60226181A (ja) | 1984-04-25 | 1984-04-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083110A JPS60226181A (ja) | 1984-04-25 | 1984-04-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226181A true JPS60226181A (ja) | 1985-11-11 |
Family
ID=13793058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083110A Pending JPS60226181A (ja) | 1984-04-25 | 1984-04-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101248A (en) * | 1990-02-23 | 1992-03-31 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR100522098B1 (ko) * | 2002-10-22 | 2005-10-18 | 주식회사 테라반도체 | 플래시 ｅｅｐｒｏｍ 단위셀 및 이를 포함하는 메모리어레이 구조체 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105374A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Nonvolatile semiconductor memory |
| JPS55128872A (en) * | 1979-03-27 | 1980-10-06 | Sanyo Electric Co Ltd | Semiconductor memory |
| JPS58115865A (ja) * | 1981-12-28 | 1983-07-09 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 電気的にプログラム可能で消去可能なメモリ−・セル |
-
1984
- 1984-04-25 JP JP59083110A patent/JPS60226181A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105374A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Nonvolatile semiconductor memory |
| JPS55128872A (en) * | 1979-03-27 | 1980-10-06 | Sanyo Electric Co Ltd | Semiconductor memory |
| JPS58115865A (ja) * | 1981-12-28 | 1983-07-09 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 電気的にプログラム可能で消去可能なメモリ−・セル |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101248A (en) * | 1990-02-23 | 1992-03-31 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR100522098B1 (ko) * | 2002-10-22 | 2005-10-18 | 주식회사 테라반도체 | 플래시 ｅｅｐｒｏｍ 단위셀 및 이를 포함하는 메모리어레이 구조체 |
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