JPH03246736A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 プログラムの命令を逐次読み出し実行する制御装置に係
り、特にプログラム実行中に行われたメモリの各アドレ
スに対するアクセス履歴を記憶可能な制御装置に関し、 プログラム実行中にプログラムが使用するデータ領域の
実行速度を低下させることなく、プログラムのデータ参
照検査を行えるようにすることを目的とし、 プログラムの命令を、逐次読み出し実行する制御装置に
おいて、プログラム実行時にアクセスされるメモリのデ
ータ領域の各アドレスに対するデータ読み出し及びデー
タ書き込みの各履歴情報を、各アクセスアドレス毎に独
立して記憶するアクセス履歴情報記憶手段と、プログラ
ム実行中において、前記データ領域に対するアクセスが
行われたとき、そのアクセスタイミングと同時に、その
アクセスされたデータ領域のアドレスに対応する当該履
歴情報を前記アクセス履歴記憶手段に書き込むアクセス
履歴情報書き込み手段とを具備するように構成する。

〔産業上の利用分野］ 本発明は、プログラムの命令を逐次読み出し実行する制
御装置に係り、特にプログラム実行中に行われたメモリ
の各アドレスに対するアクセス履歴を記憶可能な制御装
置に関する。

〔従来の技術〕

プログラム・コントローラ等のストアード・プログラム
方式の制御装置においては、プログラム実行中にデータ
領域として使用されるメモリ領域に対し、データの書き
込みのみを行って全くデータの読み出しを行わないアド
レス又は全くデータの読み書きが行われないアドレスを
検査するメモリのデータ参照検査が、装置内に内蔵され
て実行されるプログラムに対して行われている。

そして、現在このデータ参照検査は、実際に制御装置に
内蔵（ストア）されて実行されるプログラムである対象
プログラムを模擬実行することによって行われているの
が現状である。

第３図は、その対象プログラムの模擬実行によるデータ
メモリの各アドレスのデータ参照検査の方法を示すフロ
ーチャートである。

同図に示すように、対象プログラムの実行経路を命令実
行順に順次トレースして（ＳＡＩ）、メモリに対するデ
ータの書き込み、または読み出し等を行うデータ参照命
令を見つけ（ＳＡ２）、そのデータ参照命令がリード命
令（メモリからのデータ読み出し命令）又はライト命令
（メモリへのデータ書き込み命令）であった場合に、そ
の読み・書き対象アドレスに所定の印を付ける（実際に
は、上記読み・書き対象アドレスに所定値を書き込む）
ものである（ＳＡ４〜５ＡＴ）。

二の場合、読み出しが先に行われたアドレスには「読み
出し済み」の印が付けられ（ＳＡ２→ＳＡ３→５Ａ４）
、書き込み（ライト命令）が先に行われ、その後読み出
しが行われたアドレスには「読み書き済み」の印が付け
られる（ＳＡ２→ＳＡ３→５Ａ５）。また、書き込み（
ライト命令）が先に行われたアドレスには、「書き込み
済み」の印が付けられる（ＳＡ２→ＳＡ６→５Ａ７）。

そして、−回も読み・書き（リード命令・ライト命令）
が行われないアドレスには、何の印も付けられない。

この結果、プログラムの模擬実行終了後には（ＳＡ８）
、 ■　−回も読み書きが行われなかづたアドレス■　読み
出しを先に行ったアドレス ■　書き込みしか行っていないアドレス■　先に書き込
みを行い、その後読み出しを行ったアドレス の４種類の履歴情報がデータメモリの各アドレスについ
て得られる。

そして、プログラムの模擬実行が終了後データメモリの
各アドレスについて上記履歴情報を調べ、データメモリ
の各アドレスに対するアクセスの結果を検査しく５Ａ９
）、その検査結果をＣＲＴデイスプレィ等の表示装置ま
たはプリンタ等にメツセージ出力する（ＳＡＩＯ））。

また、上述のような対象プログラムの模擬実行による方
法以外にも、実際に前記制御装置のプログラムを翻訳、
実行して制御装置を稼働する際、データ参照命令の実行
毎に上述と同様な処理を行う方法も行われている。

〔発明が解決しようとする課題〕

しかしながら、上述したような対象プログラムの模擬実
行というソフトウェア的手法によるデータ参照検査では
、検査時間が長くなるという問題があった。

また、後者の制御装置のプログラムの翻訳、実行の際に
、データ参照検査を行う手法の場合には、プログラムの
実行速度が低下してしまい、処理速度の低下が起こると
いう問題点があった。

本発明は、プログラム実行中にプログラムが使用するデ
ータ領域の実行速度を低下させることなく、プログラム
のデータ参照検査を行えるようにすることを目的とする
。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１はアクセス履歴情報記憶手段であり、プログラ
ム実行時にアクセスされるメモリのデータ領域の各アド
レスに対するデータ読み出し及びデータ書き込みの履歴
を各アクセスアドレス毎に独立して記憶する。このアク
セス履歴情報記憶手段１は、例えば請求項２記載のよう
に、プログラム実行中における、データ読み出しのアク
セスの履歴を記憶する第１のフラグ１ａと、データ書き
込みのアクセスの履歴を記憶する第２のフラグ１ｂとを
、前記データ領域の各アドレスに１対１に対応して有す
る、ＲＡＭ　（ランダム・アクセス・メモリ）等の半導
メモリから成る。そして、上記第１のフラグ１ａ及び第
２のフラグ１ｂは、例えば請求項３記載のように、１ビ
ット構成であってもよい。

また、２はアクセス履歴情報書き込み手段であり、プロ
グラム実行中において、前記データ領域に対するアクセ
スが行われたとき、そのアクセスタイミングと同時に、
そのアクセスされたデータ領域のアドレスに対応する当
該履歴情報を前記アクセス履歴記憶手段に書き込むもの
であり、例えばマイクロプロセッサから成る。

上記アクセス履歴情報書き込み手段２は、前記アクセス
履歴情報記憶手段２が、上述のように上記第１のフラグ
１ａ及び上記第２のフラグｌｂを有する構成となってい
る場合、例えば、前記データ領域に対し、データ読み出
しのアクセスが行われたときには、そのアクセスアドレ
スに対応する前記第１のフラグのセットを行い、前記デ
ータ領域に対しデータ書き込みのアクセスが行われたと
きには、そのアクセスアドレスに対応する前記第１のフ
ラグがセットされていないときにのみ、上記アクセスア
ドレスに対応する前記第２のフラグのセットを行う。

３は、前記プログラムの実行終了後に、前記アクセス履
歴情報記憶手段に記憶されている前記アドレス履歴情報
を読み出すものであり、例えばマイクロプロセッサ等か
ら成る。このマイクロプロセッサは、例えば前記アクセ
ス履歴情報書き込み手段２と同一のものであってもよい
。

〔作　　　用〕

本発明では、プログラム実行中において、データ領域に
対するアクセスが行われたとき、アクセス履歴情報書き
込み手段２が、そのアクセスタイミングと同時に、アク
セス履歴情報記憶手段ｌに、そのアクセスされたデータ
領域のアドレスに対応する当該履歴情報を書き込むので
、プログラムの実行速度を低下させることなく、アクセ
ス履歴情報記憶手段に、データ領域の各アドレスに対応
するアクセス履歴情報を、プログラム実行中に書き込む
ことができる。

したがって、例えばアクセス履歴情報読み出し手段３等
により、上記アクセスＨ層情報情報記憶手段２内に記憶
されている、データ領域の各アドレス毎のアクセス履歴
情報を読み出すことにより、プログラムが使用するデー
タ領域の各アドレス毎にデータの読み書きに関する検査
が可能となる。

より、詳細に説明するならば、アクセス履歴情報記憶手
段１を、データＨ域の各アドレスに対応して、データ読
み出しの各アクセスの履歴を記憶する第１のフラグとデ
ータ書き込みのアクセスの履歴を記憶する第２のフラグ
とを有する構成とし、アクセス履歴情報書き込み手段は
、データ領域に対しデータ読み出しのアクセスが行われ
た場合には、そのアクセスアドレスに対応する第１のフ
ラグをセットし、データ領域に対しデータ書き込みのア
クセスが行われた場合には、そのアクセスアドレスに対
応する第１のフラグがセットされていないときにのみ、
上記アクセスアドレスに対応する第２のフラグをセ・ン
卜する。

このことにより、プログラム実行終了後には、アクセス
履歴情報記憶手段ｌ内の第１及び第２のフラグｌａ、ｌ
ｂには、データ領域の各アドレスに対応して、以下のよ
うなアクセス履歴情報が記録される。すなわち、便宜上
第１のフラグをＷ、第２のフラグをＲで表現すると、 ■　Ｗ＝０、Ｒ＝Ｏとなっているアドレスは、−回もデ
ータの読み書きが行われなかった。

■　Ｗ＝０、Ｒ＝１となっているアドレスは、データの
読み出しが先に行われた。

■　Ｗ＝１、Ｒ＝Ｏとなっているアドレスは、データの
書き込みのみが行われた。

■　Ｗ＝１、Ｒ＝１となっているアドレスは、先にデー
タの書き込みが行われ、その後データの読みたしが行わ
れた。

という４種類のアクセス履歴情報が記録される。

したがって、上記■〜■のアクセス履歴情報により、■
の場合にはそのアドレスが有効に利用されていない、■
の場合にはデータ書き込みを行う前にデータ読み出しを
行っているのでプログラム内のそのアクセス命令は間違
っている可能性が大きい、■の場合にはデータの書き込
みのみを行ってデータの読み出しを行っているので無意
味である、■の場合には先にデータの書き込みを行い、
その後データの読み出しを行っているので、そのアドレ
スに関してのデータ参照は正しくかつ有効りこ使用され
ている等の判断がデータ領域の各アドレスについて可能
となる。

〔実　　施　　例〕

以下、図面を参照しながら本発明の実施例について説明
する。

（構　成） 第２図は、本発明の一実施例の回路構成図である。

同図において、プロセッサ１１は特に図示していないＲ
ＯＭ（リード・オンリ・メモリ）に格納されているプロ
グラムを実行するマイクロプロセッサであり、そのプロ
セッサ１１のアドレスバスＡＢＵＳには、ＲＡＭ　（ラ
ンダム・アクセス・メモリ）等から成るデータ格納用の
データメモリ１２のアドレス入力ポート、同じ＜ＲＡＭ
等からなるフラグメモリ１３、フラグメモリ１４のアド
レス入力ポートが接続されている。

上記フラグメモリ１３、フラグメモリ１４は、前記デー
タメモリ１２の各ワードに１対１に対応する１ビットの
フラグを有しており、データメモＩＪ１２、フラグメモ
リ１３、及びフラグメモリ１４のアドレスポートは、い
ずれも共通のアドレスバスＡＢＵＳに接続されているこ
とから、プロセンサ１１が、データメモリＩ２をアクセ
スする際には、データメモリ１２、フラグメモリ１３、
及びフラグメモリ１４には共通のアドレス信号が供給さ
れる。

そして、後述するように、フラグメモリ１３は、読み出
しが行われたことを記録するフラグ、フラグメモリ１４
は書き込みが行われたことを記録するフラグを格納する
メモリとなっている。すなわち、フラグメモリ１３とフ
ラグメモリ１４は、データメモリ１２の各アドレスに１
対ｌに対応する２ビットのフラグを構成している。

また、プロセッサ１１のデータバスＤＢＵＳには、双方
向性のデータバッファ１５を介してデータメモリ１２の
データ入出力ポートが、双方向性のデータバッファ１６
を介してフラグメモリ１３及びフラグメモリ１４のデー
タ出力ポートＤＯＵＴが接続されている。

さらに、プロセッサ１１から出力されるリード信号Ｒが
、データメモリ１２のリード信号端子ｒ、及びアンドゲ
ート１７の一方の入力端子に出力されている。

また、プロセッサ１１のライト信号Ｗが、前記データメ
モリ１２のライト信号端子Ｗ、フラグメモリ１４のライ
ト端子Ｗ、及びアンドゲート１８の一方の入力端子に出
力されている。

そして、さらにプロセッサ１１のモード切替信号ｍが、
インバータ１９、前記データバッファ１６のイネーブル
端子ＥＮ、前記アンドゲート１８の他方の入力端子に出
力されている。

また、インバータ１９の出力は、前記データバッファ１
５のイネーブル端子ＥＮ、アンドゲート１７の他方の入
力端子、及び切替器２０．２１のセレクト端子Ｓに加わ
っている。

上記切替器２０．２１は、２つの入力端子■、。

Ｉ２を有するセレクタであり、セレクタ端子ＳがＯ”（
Ｌ）のときに１１人力を、“１°゛　（Ｈ）のときにＩ
２人力を選択する。切替器２０．２１の出力端子０は、
それぞれフラグメモリ１３，１４のデータ入力端子Ｄｉ
ｎに接続されている。

また、データバッファ１５．１６は、双方向性のバッフ
ァであり、イネーブル端子ＥＮが、“１”（Ｈ）のとき
にアクティブとなる。また、特に図示していないが、プ
ロセッサ１１から出力される方向制御用の信号が、その
データバッファ１５゜１６内の各バッファに入力されて
いる。尚、一方のバッファには、上記方向制御用の信号
がインバータを介して反転されて入力されている。

また、アンドゲート１７，１８の出力は、共に２人力の
オアゲート２２に加わっており、オアゲート２２の出力
はフラグメモリ１３のライト信号端子Ｗに加わっている
。

さらに、フラグメモリ１３のデータ出力端子ＤＯＵＴが
、データバッファ１６の他方向の入力端子及びナントゲ
ート２３の一方の入力端子に接続されており、フラグメ
モリ１４のデータ出力端子ＤＯＵＴが、前記データバッ
ファ１６の前記他方向の入力端子及びインバータ２４の
入力端子に接続されている。そして、そのインバータ２
４の出力が前記ナントゲート２３の他方の入力となって
おり、そのナントゲート２３の出力が前記切替器２１の
入力端子Ｉ２に加わっており、他方の入力端子■、は、
“０”（Ｌ）に固定されている。

また、切替器２０の入力端子１＋、Ｉｚには“Ｏ””１
”が固定的に入力されている。

また、フラグメモリ１３及びフラグメモリ１４のリード
信号端子ｒは°“０”　（Ｌ）に固定されており、この
ため、各フラグメモリ１３．１４の出力端子Ｄｏｕｔは
、常にデータ出力状態となっている。

（動　作） 次に、上記構成の実施例の動作を設定する。

フラグメモリ１３１４の まず、マイクロプロセッサ１１は、モード切替信号ｍを
“１”　（Ｈ）にして、データバッファ１６を選択状態
（イネーブル）にすると共に、インバータ１９を介して
データバッファ１６を非選択状態（ディセーブル）にす
る。

また、モード切替信号ｍが、“１′（Ｈ）になると、イ
ンへ′−夕１９の出力が“Ｏ”（Ｌ）となるので、切替
器２０．２１からは、入力端子１１に入力されている“
０”　（Ｌ）が、フラグメモリ１３．１４のデータ入力
端子Ｄｉｎに出力される。

また、モード切替信号ｍ及びライト信号Ｗが、共に“ｌ
”　（Ｈ）になるので、ゲート１７．１８、及びオアゲ
ート２２を介して、フラグメモリ１３のライト信号端子
Ｗには、プロセッサ１１がら出力されるアクティブのラ
イト信号Ｗが加わり、フラグメモリ１３．１４は共にデ
ータ書き込み可能状態になる。

そして、プロセッサ１１がデータメモリ１２の全てのア
ドレスに対して“０″　（Ｌ）の書き込みを行うことに
より、フラグメモリ１３．１４の全てのピントには“′
０“′　（Ｌ）が書き込まれる。ところで、この書き込
みにおいて、データバッファ１６はディセーブルの状態
となっているので、データメモリには影響は受けない（
データは変化しない）。

エユグー１ｙｅ尖丘 上述のようにして、フラグメモリ１３及びフラグメモリ
１４の全ビットを“Ｏ”（Ｌ）にクリアした後、プロセ
ッサ１１は、モード切替信号ｍを”１”（Ｈ）から“０
″“　（Ｌ）に変化させてプログラム実行モードに切り
替え、ＲＯＭに格納されているプログラムの実行を開始
する。

このプログラム実行モードにおいては、モード切替信号
ｍが０゛（Ｌ）となっているので、インバータ１９の出
力によりデータバッファ１５は選択状Ｂ（イネーブル）
となり、逆にデータバッファ１６は非選択状態（ディセ
ーブル）となる。

また、インバータ１９を介して切替器２０及び切替器２
１のセレクト端子Ｓには“１”　（Ｈ）が加わるので、
切替器２０．２１は共に入力端子Ｉ２を選択出力する。

ここで、切替器２０の入力端子■２には、常に“１”が
入力されているので、フラグメモリ１３のデータ入力端
子Ｄｉｎには、切替器２０を介して”１”（Ｈ）が固定
的に加わる。一方、切替器２１の入力端子Ｉ２には、前
述したように、ナントゲート２３の出力が加わっている
ので、フラグメモリ１４のデータ入力端子Ｄｉｎに加わ
る信号は、フラグメモリ１３の出力Ｄｏｕｔと、フラグ
メモリ１４の出力Ｄｏｕｔを反転出力するインバータ２
４の出力とで決定される。

前述したように、フラグメモリ１３とフラグメモリ１４
は、共に“０°“　（Ｌ）に初期設定されているので、
ナントゲート２３の出力は、最初は“０゛（Ｌ）となり
、これが切替器２１の入力端子Ｉ２に加わる。

本実施例においては、データメモリ１２の各アドレスに
対する読み書きのシーケンス（順序）に応じて、プログ
ラムの実行が全て終了した後、データメモリ１２の各ア
ドレスに対応するフラグメモリ１３、フラグメモリ１４
の値は、下記の表１のように設定される。

表１ この場合、プロセッサ１１からは、−度もリード信号Ｒ
、ライト信号Ｗが出力されないので、フラグメモリ１３
、フラグメモリ１４のライト信号端子Ｗはアクティブと
ならず、したがって、フラグメモリ１３及びフラグメモ
リ１４には、初期設定値“０”　（Ｌ）がそのまま記憶
される。

２　シー　ンス　１■の６人 まず、プロセッサ１１が、データメモリ１２の任意のア
ドレスのデータの読み出しを行うと、プロセッサ１１か
ら出力されるリード信号Ｒが“１”（Ｈ）となるので、
そのデータ読み出しタイミングで、フラグメモリ１３の
ライト信号端子Ｗには、アンドゲート１７、オアゲート
２２を介して、“１”　（Ｈ）が加わり、切替器２０か
らフラグメモリ１３のデータ入力端子Ｄｉｎに出力され
ている“１”　　　（Ｈ）が、フラグメモリ１３の当該
ビット（前記データメモリ１４から読み出されるデータ
のアドレスに対応するビット）に書き込まれる。

前述したように、プログラム実行モード（モード切替信
号ｍが“０”　（Ｌ）となっている）においては、モー
ド切替器２０の出力は常に“１”（Ｈ）となるので、プ
ロセッサ１１がデータメモリ１２からデータ読み出しを
行う毎に、その読み出されたデータが格納されているア
ドレスに対応するフラグメモリ１３の当該ビットには１
”（Ｈ）が書き込まれる。

換言すれば、データの読み出しが一回でも行われたアド
レスの場合には、そのアドレスに対応するフラグメモリ
１３の当該ビットには、１”（Ｈ）が書き込まれる。ま
た、モード切替器２０の出力は“１”　（Ｈ）に固定さ
れているので、フラグメモリ１３の上記当該ビットは、
−度“′１”（Ｈ）が書き込まれると、以後常には“′
１°゛　（Ｈ）を記憶し続ける（リードアクセス毎に１
”が再書き込みされる）。そして、フラグメモリ１３の
当該ビットが“１パになると、プロセッサ１１が、その
後その当該ビットに対応するアドレスに対するアクセス
を行う毎に、フラグメモリ１３の出力端子Ｄｏｕｔから
は“１”（Ｈ）が出力され、この出力“１”（Ｈ）がナ
ントゲート１３の一方の入力端子に加わる。また、フラ
グメモリ１４は“０′”　（Ｌ）に初期設定されている
ので、インバータ２４の出力は“１”（Ｈ）となり、こ
の結果ナントゲート１３の出力は“０“′　（Ｌ）とな
って、モード切替器２１の入力端子■２に加わる。した
かって、モード切替器２１を介してフラグメモリ１４の
データ入力端子Ｄｉｎには、“０゛（Ｌ）が出力される
。

次に、プロセッサ１１が、上記当該ビットに対応するア
ドレスにデータ書き込みを行うと、そのデータ書き込み
のタイミングで、フラグメモリ１４のライト信号端子Ｗ
には“１”　（Ｈ）のライト信号Ｗが加わるが、上述の
ように切替器２１の出力は“０“　（Ｌ）となっている
ので、フラグメモリ１４の当該ビットには、それまで記
憶しておいた値と同じ“０”　（Ｌ）が書き込まれる。

すなわち、データの書き込みに先立ってデータの読み出
しが行われたアドレスの場合、そのアドレスに対して何
回もデータ書き込みが行われても、そのアドレスに対応
するフラグメモリ１４の当該ビットの値は初期設定値で
ある“０°”　（Ｌ）のまま変化せず、フラグメモリ１
３の当該ビットは“１°′　（Ｈ）が保持される。

シーケンス　６■の　ム まず、プロセッサ１１がデータメモリ１４の任意のアド
レスにデータ書き込みを行うと、プロセッサ１１から出
力されるライト信号Ｗが“１”（Ｈ）となるので、その
データ書き込みタイミングで、フラグメモリ１４のライ
ト信号Ｗには“１”（Ｈ）が加わり、切替器２１の入力
端子■２に加わっているナントゲート２３の出力がフラ
グメモリ１４の当＝亥ビットに書き込まれる。フラグメ
モリ１３及びフラグメモリ１４の出力Ｄｏｕｔは、共に
“０”　（Ｌ）に初期設定されているので、この場合ナ
ントゲート２３の出力は“１”　（Ｈ）となり、フラグ
メモリ１４の前記当該ビットには１°”　（Ｈ）が書き
込まれる。したがって、このデータ書き込みが行われた
後には、フラグメモリ１３の当該ビットは“０”　（Ｌ
）、フラグメモリ１４の当該ビットは“１”　（Ｈ）と
なる。この結果、ナントゲート２３の出力は“１”　（
Ｈ）に変化する。

このため、次に再びデータメモリ１２の上記任意のアド
レスにデータ書き込みを行った場合にも、前回と同様に
“１”　（Ｈ）が書き込まれる。

したがって、データメモリ１２の任意のアドレスに対し
、書き込みのみが行われた場合、プログラムの実行終了
後、その任意のアドレスに対応するフラグメモリ１３．
１４には、それぞれ“′０”（Ｌ）、“ｌ”　（Ｈ）が
記憶されている。

４　シーケンス　０■の６人 まず、プロセッサ１１が、データメモリ１２の任意のア
ドレスにデータ書き込みを行うと、前記シーケンス番号
■の場合と同様にして、フラグメモリ１４の当該ビット
には“ｌ”′が書き込まれる。

フラグメモリ１４の出力Ｄｏｕｔが“１”　（Ｈ）に変
化すると、インバータ２４を介してナントゲート２３の
一方の入力は“０”　（Ｌ）に変化するが、フラグメモ
リ１３の出力Ｄｏｕｔは“Ｌ”（Ｌ）となっているので
、ナントゲート２３の出力は“１”　（Ｈ）のまま変化
しない。そして、マイクロプロセッサ１１が、その任意
のアドレスに対して何回かデータ書き込みを行った後に
、上記の任意のアドレスからデータ読み出しを行うと、
フラグメモリ１３の当該ビットには、′１”　（Ｈ）と
なっているナントゲート２３の出力が書き込まれる。こ
のようにして、データメモリ１２の任意のアドレスに対
し、先にデータ書き込みを行い、次にデータ読み出しを
行うと、フラグメモリ１３及びフラグメモリ１４の当該
ピントには共に“１”（Ｈ）が書き込まれる。そして、
フラグメモリ１３及びフラグメモリ１４が共に“°１”
　（Ｈ）になると、ナントゲート２３の一方の入力（フ
ラグメモリ１３の出力）は“１”（Ｈ）となり、他方の
入力　（インバータ２４の出力）は“′０“（Ｌ）とな
るので、ナントゲート２３の出力は“１′（Ｈ）のまま
変化しない。

したがって、引き続いてそのアドレスにデータ書き込み
が行われても、フラグメモリ１４には、記憶されている
値と同じ“１′”　（Ｈ）が繰り返し書き込まれるのみ
なので、フラグメモリ１４はプログラム実行終了まで１
”を保持し続ける。

このため、先にデータ読み出しが行われ、次にデータ書
き込みが行われたデータメモリの任意のアドレスに対応
するフラグメモリ１３．１４の当該ビットには、プログ
ラム実行終了後、共に“１”（Ｈ）が記憶されている。

上述のようにして、プロセッサ１１はプログラムの実行
を終了すると、モード切替信号ｍを再び“１′′　（Ｈ
）に変化させて、データバッファ１５をイネーブルにし
て、データバッファ１５を介して、フラグメモリ１３及
びフラグメモリ１４の値をアドレス順に順次読み出す。

上述したように、マイクロプロセッサ１１が、プログラ
ムの実行を終了した段階で、データメモリ１４の各アド
レスに対応するフラグメモリ１３゜１４の各ビットには
、そのアドレスに対するデータの読み出し、書き込みの
順序に従って、前記表１に示すような値が記憶される。

したがって、プロセッサ１１は、フラグメモリ１３及び
フラグメモリ１４の値を読み出すことにより、データメ
モリ１２の各アドレスのデータの利用状況を識別するこ
とができる。

すなわち、フラグメモリ１３及びフラグメモリ１４が共
に０”　（Ｌ）にセットされているアドレスは、−回も
データの読み書きがなされていないので、そのアドレス
は有効に利用されていないと判別できる。また、フラグ
メモリ１３が“０”（Ｌ）で、フラグメモリ１４が１′
”　（Ｈ）となっているアドレスは、データの書き込み
を行う前にデータの読み出しを行っているので、そのア
ドレスのデータ参照は間違っている可能性が大きいと判
断できる。また、フラグメモリ１３が“１′′（Ｈ）で
、フラグメモリ１４が“０°′　（Ｌ）となっているア
ドレスは、データの書き込みだけが行われ、データの読
み出しは行われていないのでこれは無意味であると判断
できる。そして、フラグメモリ１３及びフラグメモリ１
４が、共にパ１”（Ｈ）となっているアドレスは、先に
データの書き込みが行われ、次にデータの読み出しを行
っているので、そのアドレスに関してのデータ参照は、
正しくかつ有効に使用されていると判断できる。

（発明の効果） 以上説明したように、本発明によれば、プログラム実行
中に、データ領域へのアクセスが行われた場合、そのア
クセスタイミングと同時に、アクセス履歴情報記憶手段
に、そのアクセスアドレスに対応する当該アクセス情報
を書き込むようにしたので、プログラムを模擬実行する
ことなく、プログラム実行中においてデータ領域の各ア
ドレスに対するアクセス履歴情報を得ることができる。

したがって、わざわざ上記模擬実行用のプログラムを作
成する必要が無くなる。また、上記アクセス履歴情報の
書き込みは、データ領域に対するアクセスタイミングと
同時に行われるので、プログラムの実行速度は低下する
ことはない。したがって、実際に制御装置を稼働させて
プログラムを実行させても、制御装置の処理効率は低下
することはない。しかも、その実際の稼働時におけるデ
ータ領域の各アドレスのアクセス履歴を得ることができ
るので、プログラムの保守にも有効である。

【図面の簡単な説明】

第１図は本発明の詳細説明 第２図は本発明に係る一実施例の回路構成を示す図、 第３図は従来の対象プログラムの模擬実行によるデータ
参照検査の実行方法を説明する図である。 ｌ・・・アクセス履歴情報記憶手段、 １ａ・・第１のフラグ、 １ｂ・・第２のフラグ、 ２・・・アクセス履歴情報書き込み手段、３・・・アク
セス履歴情報読み出し手段。

Claims (1)

1. 【特許請求の範囲】 １）プログラムの命令を、逐次読み出し実行する制御装
   置において、 プログラム実行時にアクセスされるメモリのデータ領域
   の各アドレスに対するデータ読み出し及びデータ書き込
   みの各履歴情報を、各アクセスアドレス毎に独立して記
   憶するアクセス履歴情報記憶手段（１）と、 プログラム実行中において、前記データ領域に対するア
   クセスが行われたとき、そのアクセスタイミングと同時
   に、そのアクセスされたデータ領域のアドレスに対応す
   る当該履歴情報を前記アクセス履歴記憶手段に書き込む
   アクセス履歴情報書き込み手段（２）と、 を具備することを特徴とする制御装置。 ２）前記アクセス履歴情報記憶手段（１）は、プログラ
   ム実行中における、データ読み出しのアクセスの履歴を
   記憶する第１のフラグ（１ａ）と、データ書き込みのア
   クセスの履歴を記憶する第２のフラグ（１ｂ）とを、前
   記データ領域の各アドレスに１対１に対応して有し、 前記アクセス履歴書き込み手段（２）は、前記データ領
   域に対しデータ読み出しのアクセスが行われたときには
   、そのアクセスアドレスに対応する前記第１のフラグ（
   １ａ）のセットを行い、前記データ領域に対しデータ書
   き込みのアクセスが行われたときには、そのアクセスア
   ドレスに対応する前記第１のフラグ（１ａ）がセットさ
   れていないときにのみ、上記アクセスアドレスに対応す
   る前記第２のフラグ（１ｂ）のセットを行うことを特徴
   とする請求項１記載の制御装置。 ３）前記第１のフラグ（１ａ）及び第２のフラグ（１ｂ
   ）は、共に１ビット構成であることを特徴とする請求項
   ２記載の制御装置。 ４）前記プログラムの実行終了後に、前記アクセス履歴
   情報記憶手段（１）に記憶されている前記アクセス履歴
   情報を読み出すアクセス履歴情報読み出し手段（３）を
   、 さらに具備することを特徴とする制御装置。