JPH03247120A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH03247120A JPH03247120A JP4615590A JP4615590A JPH03247120A JP H03247120 A JPH03247120 A JP H03247120A JP 4615590 A JP4615590 A JP 4615590A JP 4615590 A JP4615590 A JP 4615590A JP H03247120 A JPH03247120 A JP H03247120A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基準電圧発生回路に関し、特に逐次比較型Ａ／
Ｄコンバータおよび抵抗分圧型Ｄ／Ａコンバータに使用
される抵抗直列接続型の基準電圧発生回路に関する。
Ｄコンバータおよび抵抗分圧型Ｄ／Ａコンバータに使用
される抵抗直列接続型の基準電圧発生回路に関する。
従来、抵抗直列接続型の基準電圧発生回路としては、−
例として、３ビット逐次比較型Ａ／Ｄコンバータの場合
、第４図（ａ）に示されるように、抵抗値Ｒの抵抗素子
２０が（２’−１）個直列に接続され、この抵抗列の両
端に、抵抗値Ｒ／２の抵抗素子２１が直列に接続されて
構成される。
例として、３ビット逐次比較型Ａ／Ｄコンバータの場合
、第４図（ａ）に示されるように、抵抗値Ｒの抵抗素子
２０が（２’−１）個直列に接続され、この抵抗列の両
端に、抵抗値Ｒ／２の抵抗素子２１が直列に接続されて
構成される。
この場合、端子７８から供給される電源電圧Ｖｒに対し
てスケーリングが行われ、抵抗素子２ｏにおける２３個
の接続点において、それぞれＶ 、／１６゜３ Ｖ 、
／１６．・・・・・・、 １５Ｖ、／１６の基準電圧が
生成されて、それぞれ端子７９ 、８０ 、・・・・・
・、８６がら出力される。
てスケーリングが行われ、抵抗素子２ｏにおける２３個
の接続点において、それぞれＶ 、／１６゜３ Ｖ 、
／１６．・・・・・・、 １５Ｖ、／１６の基準電圧が
生成されて、それぞれ端子７９ 、８０ 、・・・・・
・、８６がら出力される。
第５図に、第４図（ａ）に示される従来例の基準電圧発
生回路を用いた、３ビット逐次比較型Ａ／Ｄコンバータ
の特性（実線）を示す、第５図において、−点破線にて
示す特性は理想特性であり、その場合はオフセット誤差
は０である。
生回路を用いた、３ビット逐次比較型Ａ／Ｄコンバータ
の特性（実線）を示す、第５図において、−点破線にて
示す特性は理想特性であり、その場合はオフセット誤差
は０である。
一方、３ビツト抵抗分圧型Ｄ／Ａコンバータの場合には
、第４図（ｂ）に示されるように、抵抗値Ｒの抵抗素子
２２を２３個直列に接続して構成される。この場合には
、電源電圧Ｖ１に対してスケーリングが行われ、アース
との接続点および抵抗素子２２における（２”−１＞個
の接続点において、０ 、 Ｖ、／８ 、２ Ｖ、／８
、−・−・、 ７ Ｖｒ／８の基準電圧が生成されて、
それぞれ端子８ｇ、８９，９０．・・・・・・８６から
出力される。
、第４図（ｂ）に示されるように、抵抗値Ｒの抵抗素子
２２を２３個直列に接続して構成される。この場合には
、電源電圧Ｖ１に対してスケーリングが行われ、アース
との接続点および抵抗素子２２における（２”−１＞個
の接続点において、０ 、 Ｖ、／８ 、２ Ｖ、／８
、−・−・、 ７ Ｖｒ／８の基準電圧が生成されて、
それぞれ端子８ｇ、８９，９０．・・・・・・８６から
出力される。
第６図に、第４図（ｂ）に示される従来例の基準電圧発
生回路を用いた、３ビット逐次比較型Ｄ／Ａコンバータ
の特性（実線）を示す、第６図において、−点破線にて
示す特性は理想特性であり、その場合はオフセット誤差
は０である。
生回路を用いた、３ビット逐次比較型Ｄ／Ａコンバータ
の特性（実線）を示す、第６図において、−点破線にて
示す特性は理想特性であり、その場合はオフセット誤差
は０である。
上述した従来の抵抗直列接続型の基準電圧発生回路は、
逐次比較型Ａ／Ｄコンバータおよび抵抗分圧型Ｄ／Ａコ
ンバータ用として使用する場合、直列に接続される抵抗
の構成が異なるため、それぞれのコンバータに対して共
用することができない、従って、逐次比較型Ａ／Ｄコン
バータと抵抗分圧型Ｄ／Ａコンバータとを同時に構成す
るような場合においても、それぞれ抵抗直列接続型の基
準電圧発生回路を個別に設ける必要があり、半導体集積
回路等において回路を集積化する場合に、多くの占有面
積を必要とするという欠点がある。
逐次比較型Ａ／Ｄコンバータおよび抵抗分圧型Ｄ／Ａコ
ンバータ用として使用する場合、直列に接続される抵抗
の構成が異なるため、それぞれのコンバータに対して共
用することができない、従って、逐次比較型Ａ／Ｄコン
バータと抵抗分圧型Ｄ／Ａコンバータとを同時に構成す
るような場合においても、それぞれ抵抗直列接続型の基
準電圧発生回路を個別に設ける必要があり、半導体集積
回路等において回路を集積化する場合に、多くの占有面
積を必要とするという欠点がある。
本発明の基準電圧発生回路は、電圧を抵抗比によって分
圧して所定の電圧を出力する基準電圧発生回路において
、抵抗値Ｒのｎ個の抵抗素子を直列に接続して形成され
る第１の抵抗列と、前記第１の抵抗列の一端と第１の電
源との間に並列接続される、抵抗値Ｒ／２の抵抗素子な
らびに第１のスイッチング手段と、抵抗値Ｒ／２の２個
の抵抗素子を直列に接続して形成され、前記第１の抵抗
列の他端と第２の電源との間に接続される第２の抵抗列
と、前記第２の抵抗列における前記２個の抵抗素子の接
続点と前記第２の電源との間に接続される第２のスイッ
チング手段と、を備えて構成される。
圧して所定の電圧を出力する基準電圧発生回路において
、抵抗値Ｒのｎ個の抵抗素子を直列に接続して形成され
る第１の抵抗列と、前記第１の抵抗列の一端と第１の電
源との間に並列接続される、抵抗値Ｒ／２の抵抗素子な
らびに第１のスイッチング手段と、抵抗値Ｒ／２の２個
の抵抗素子を直列に接続して形成され、前記第１の抵抗
列の他端と第２の電源との間に接続される第２の抵抗列
と、前記第２の抵抗列における前記２個の抵抗素子の接
続点と前記第２の電源との間に接続される第２のスイッ
チング手段と、を備えて構成される。
また、本発明は、前記基準電圧発生回路において、抵抗
値Ｒのｎ個の抵抗素子を直列に接続して形成される第１
の抵抗列と、この第１の抵抗列の一端と第１の電源との
間に相互に並列接続される、抵抗値Ｒの抵抗素子および
第１のスイッチング手段より成る直列接続回路、ならび
に抵抗値Ｒ／２の抵抗素子および第２のスイッチング手
段より成る直列接続回路と、前記第１の抵抗列の他端と
第２の電源との間に相互に並列接続される、抵抗値Ｒの
抵抗素子および第３のスイッチング手段より成る直列接
続回路、ならびに抵抗値３Ｒ／２の抵抗素子および第４
のスイ・ソチング手段より成る直列接続回路と、を備え
て構成してもよい。
値Ｒのｎ個の抵抗素子を直列に接続して形成される第１
の抵抗列と、この第１の抵抗列の一端と第１の電源との
間に相互に並列接続される、抵抗値Ｒの抵抗素子および
第１のスイッチング手段より成る直列接続回路、ならび
に抵抗値Ｒ／２の抵抗素子および第２のスイッチング手
段より成る直列接続回路と、前記第１の抵抗列の他端と
第２の電源との間に相互に並列接続される、抵抗値Ｒの
抵抗素子および第３のスイッチング手段より成る直列接
続回路、ならびに抵抗値３Ｒ／２の抵抗素子および第４
のスイ・ソチング手段より成る直列接続回路と、を備え
て構成してもよい。
更に、本発明は、前記基準電圧発生回路において、抵抗
値Ｒのｎ個の抵抗素子を直列に接続して形成される第１
の抵抗列と、前記第１の抵抗列の一端と第１の電源との
間に相互に並列接続される、抵抗値Ｒの抵抗素子および
第１のスイッチング手段より成る直列接続回路、ならび
に抵抗値Ｒの抵抗素子と、前記第１の抵抗列の他端と第
２の電源との間に相互に並列接続される、抵抗値３Ｒの
抵抗素子および第２のスイッチング手段より成る直列接
続回路、ならびに抵抗値３Ｒ／２の抵抗素子と、を備え
て構成してもよい。
値Ｒのｎ個の抵抗素子を直列に接続して形成される第１
の抵抗列と、前記第１の抵抗列の一端と第１の電源との
間に相互に並列接続される、抵抗値Ｒの抵抗素子および
第１のスイッチング手段より成る直列接続回路、ならび
に抵抗値Ｒの抵抗素子と、前記第１の抵抗列の他端と第
２の電源との間に相互に並列接続される、抵抗値３Ｒの
抵抗素子および第２のスイッチング手段より成る直列接
続回路、ならびに抵抗値３Ｒ／２の抵抗素子と、を備え
て構成してもよい。
次に、本発明について図面を参照して説明する。第１図
は本発明の第１の実施例の回路図である。第１図に示さ
れるように、本実施例は、ＰチャネルＭＯＳ）ランジス
タ１と、ＮチャネルＭＯＳトランジスタ２と、抵抗値が
Ｒの７個の抵抗素子３と、抵抗値がＲ／２の抵抗値４お
よび５と、を備えて構成されており、７個の抵抗素子３
は抵抗列６を形成し、２個の抵抗素子５は抵抗列７を形
成している。
は本発明の第１の実施例の回路図である。第１図に示さ
れるように、本実施例は、ＰチャネルＭＯＳ）ランジス
タ１と、ＮチャネルＭＯＳトランジスタ２と、抵抗値が
Ｒの７個の抵抗素子３と、抵抗値がＲ／２の抵抗値４お
よび５と、を備えて構成されており、７個の抵抗素子３
は抵抗列６を形成し、２個の抵抗素子５は抵抗列７を形
成している。
第１図において、端子５１からは所定の電源電圧ｖｒが
供給されている。３ビット逐次比較型Ａ／Ｄコンバータ
の動作モードの場合、制御信号１０１は“■、”レベル
に設定される。この時、ＰチャネルＭＯＳ）ランジスタ
１はＯＮ状態となり、抵抗列７における抵抗素子間の接
続点は電源電圧ｖｒに短絡される。他方、ＮチャネルＭ
ＯＳ）−ランジスタ２はＯＦＦ状態となり、本実施例は
、機能上においては、第４図（ａ）に示される従来例の
場合と等価になる。即ち、第１図において、端子５２゜
５３、−・−・−，５９には、それぞれＶ、／１６．３
Ｖ、／１６゜・・・・・・、 １５Ｖ、／１６の各基準
電圧出力が得られる。従って、３ビット逐次比較型Ａ／
Ｄコンバータの特性は、第５図に示される特性と同様に
なり、オフセット誤差もＯのままとなる。
供給されている。３ビット逐次比較型Ａ／Ｄコンバータ
の動作モードの場合、制御信号１０１は“■、”レベル
に設定される。この時、ＰチャネルＭＯＳ）ランジスタ
１はＯＮ状態となり、抵抗列７における抵抗素子間の接
続点は電源電圧ｖｒに短絡される。他方、ＮチャネルＭ
ＯＳ）−ランジスタ２はＯＦＦ状態となり、本実施例は
、機能上においては、第４図（ａ）に示される従来例の
場合と等価になる。即ち、第１図において、端子５２゜
５３、−・−・−，５９には、それぞれＶ、／１６．３
Ｖ、／１６゜・・・・・・、 １５Ｖ、／１６の各基準
電圧出力が得られる。従って、３ビット逐次比較型Ａ／
Ｄコンバータの特性は、第５図に示される特性と同様に
なり、オフセット誤差もＯのままとなる。
また、３ビツト抵抗分圧型Ｄ／Ａコンバータの動作モー
ドの場合には、制御信号１０１は“Ｈ”レベルに設定さ
れてＮチャネルＭＯＳトランジスタ２はＯＮ状態となり
、端子５２はアースに短絡される。他方、ＰチャネルＭ
ＯＳ）−ランジスタ１はＯＦＦ状態となり、本実施例は
、機能上においては、第４図（ｂ）に示される従来例の
場合と等価になる。即ち、第１図において、端子５２，
５３，５４．・・・・・・、５９には、それぞれＯ，Ｖ
、／８，２Ｖ、／８．−・・・・・、７Ｖ、／８の各基
準電圧出力が得られる。従って、３ビツト抵抗分圧型Ｄ
／Ａコンバータの特性は、第８図に示される特性と同様
となり、オフセット誤差も０のままとなる。
ドの場合には、制御信号１０１は“Ｈ”レベルに設定さ
れてＮチャネルＭＯＳトランジスタ２はＯＮ状態となり
、端子５２はアースに短絡される。他方、ＰチャネルＭ
ＯＳ）−ランジスタ１はＯＦＦ状態となり、本実施例は
、機能上においては、第４図（ｂ）に示される従来例の
場合と等価になる。即ち、第１図において、端子５２，
５３，５４．・・・・・・、５９には、それぞれＯ，Ｖ
、／８，２Ｖ、／８．−・・・・・、７Ｖ、／８の各基
準電圧出力が得られる。従って、３ビツト抵抗分圧型Ｄ
／Ａコンバータの特性は、第８図に示される特性と同様
となり、オフセット誤差も０のままとなる。
次に、本発明の第２の実施例について説明する。第２図
は、前記第２の実施例の回路図である。第１図に示され
るように、本実施例は、インバータ７と、ＰチャネルＭ
ＯＳ）ランジスタ８および９と、ＮチャネルＭＯＳトラ
ンジスタ１０および１１と、抵抗値がＲの８個の抵抗素
子１２と、抵抗値がＲ／２の抵抗素子１３と、抵抗値が
３Ｒ／２の抵抗素子１４と、を備えて構成される。
は、前記第２の実施例の回路図である。第１図に示され
るように、本実施例は、インバータ７と、ＰチャネルＭ
ＯＳ）ランジスタ８および９と、ＮチャネルＭＯＳトラ
ンジスタ１０および１１と、抵抗値がＲの８個の抵抗素
子１２と、抵抗値がＲ／２の抵抗素子１３と、抵抗値が
３Ｒ／２の抵抗素子１４と、を備えて構成される。
先ず、３ビット逐次比較型Ａ／Ｄコンバータの動作の場
合、モード信号１０２は“Ｈ”レベルに設定される。こ
の時には、ＮチャネルＭＯＳトランジスタ１０および１
１は、それぞれＯＦＦ状態およびＯＮ状態となり、端子
６１および６２の間における抵抗値はＲ／２となる。ま
た、ＰチャネルＭＯＳ）ランジスタ８および９は、それ
ぞれＯＦＦ状態およびＯＮ状態となり、端子６８および
電源■、の端子６０の間における抵抗値は３Ｒ／２とな
る。従って、本実施例は、機能上においては、第４図（
暑）に示される従来例において、端子８６を除外した場
合と等価になる。即ち、第２図において、端子６２．６
３゜・・・・・・・・・６８には、それぞれＶ、／１６
．３Ｖ、／１６．・・・・・・・・・、 １３Ｖ、／１
６の各基準電圧出力が得られる。従って、３ビット逐次
比較型Ａ／Ｄコンバータの特性は、第５図に示される特
性と同様となり、オフセット誤差も０のままとなる。
合、モード信号１０２は“Ｈ”レベルに設定される。こ
の時には、ＮチャネルＭＯＳトランジスタ１０および１
１は、それぞれＯＦＦ状態およびＯＮ状態となり、端子
６１および６２の間における抵抗値はＲ／２となる。ま
た、ＰチャネルＭＯＳ）ランジスタ８および９は、それ
ぞれＯＦＦ状態およびＯＮ状態となり、端子６８および
電源■、の端子６０の間における抵抗値は３Ｒ／２とな
る。従って、本実施例は、機能上においては、第４図（
暑）に示される従来例において、端子８６を除外した場
合と等価になる。即ち、第２図において、端子６２．６
３゜・・・・・・・・・６８には、それぞれＶ、／１６
．３Ｖ、／１６．・・・・・・・・・、 １３Ｖ、／１
６の各基準電圧出力が得られる。従って、３ビット逐次
比較型Ａ／Ｄコンバータの特性は、第５図に示される特
性と同様となり、オフセット誤差も０のままとなる。
また、３ビツト抵抗分圧型Ｄ／Ａコンバータの動作モー
ドの場合には、モード信号１０２は“Ｌ”レベルに設定
され、ＮチャネルＭＯＳトランジスタｌＯおよび１１は
、それぞれＯＮ状態およびＯＦＦ状態となり、端子６１
および６２の間の抵抗値はＲとなる。また、Ｐチャネル
ＭＯ３）−ランジスタ８および９は、それぞれＯＮ状態
およびＯＦＦ状態となり、端子６８および電源ｖｒの端
子６０の間における抵抗値もＲとなる。従って、本実施
例は、機能上においては、第４図（ｂ）に示される従来
例の場合と等価になる。即ち、第２図において、端子６
１．６２．６３．−＝・、 ６ｇには、それぞれ０．ｖ
、／８゜２ Ｖ 、／８ 、・・・・・・、７Ｖ、／８
の各基準電圧出力が得られる。従って、３ビツト抵抗分
圧型Ｄ／Ａコンバータの特性は、第７図に示される特性
と同様になり、オフセット誤差も０のままとなる。
ドの場合には、モード信号１０２は“Ｌ”レベルに設定
され、ＮチャネルＭＯＳトランジスタｌＯおよび１１は
、それぞれＯＮ状態およびＯＦＦ状態となり、端子６１
および６２の間の抵抗値はＲとなる。また、Ｐチャネル
ＭＯ３）−ランジスタ８および９は、それぞれＯＮ状態
およびＯＦＦ状態となり、端子６８および電源ｖｒの端
子６０の間における抵抗値もＲとなる。従って、本実施
例は、機能上においては、第４図（ｂ）に示される従来
例の場合と等価になる。即ち、第２図において、端子６
１．６２．６３．−＝・、 ６ｇには、それぞれ０．ｖ
、／８゜２ Ｖ 、／８ 、・・・・・・、７Ｖ、／８
の各基準電圧出力が得られる。従って、３ビツト抵抗分
圧型Ｄ／Ａコンバータの特性は、第７図に示される特性
と同様になり、オフセット誤差も０のままとなる。
次に、本発明の第３の実施例について説明する。第３図
は第３の実施例の回路図である。第３図に示されるよう
に、本実施例は、ＰチャネルＭＯＳトランジスタ１５と
、ＮチャネルＭＯＳトランジスタ１６と、抵抗値がＲの
８個の抵抗素子１７と、抵抗値が３Ｒ／２の抵抗素子１
８と、抵抗値が３Ｒの抵抗素子１９と、を備えて構成さ
れる。
は第３の実施例の回路図である。第３図に示されるよう
に、本実施例は、ＰチャネルＭＯＳトランジスタ１５と
、ＮチャネルＭＯＳトランジスタ１６と、抵抗値がＲの
８個の抵抗素子１７と、抵抗値が３Ｒ／２の抵抗素子１
８と、抵抗値が３Ｒの抵抗素子１９と、を備えて構成さ
れる。
先ず、３ビット逐次比較型Ａ／Ｄコンバータの動作の場
合、モード信号１０３は“Ｈ”レベルに設定される。こ
の時には、ＮチャネルＭＯ８）ランジスタ１６はＯＮ状
態となり、端子７０および７１の間における抵抗値はＲ
／２となる。また、ＰチャネルＭＯＳトランジスタ１５
はＯＦＦ状態となり、端子７７および電源ｖｒの端子６
９の間における抵抗値は３Ｒ／２となる。従って、本実
施例は、機能上においては、第４図（ａ）に示される従
来例において、端子８６を除外した場合と等価になる。
合、モード信号１０３は“Ｈ”レベルに設定される。こ
の時には、ＮチャネルＭＯ８）ランジスタ１６はＯＮ状
態となり、端子７０および７１の間における抵抗値はＲ
／２となる。また、ＰチャネルＭＯＳトランジスタ１５
はＯＦＦ状態となり、端子７７および電源ｖｒの端子６
９の間における抵抗値は３Ｒ／２となる。従って、本実
施例は、機能上においては、第４図（ａ）に示される従
来例において、端子８６を除外した場合と等価になる。
即ち、第３図において、端子７１．７２．・・・・・・
・・・、７７には、それぞれＶ、／１６．３Ｖ、／１６
．−−−−−−・・−、１３Ｖ、／１６の各基準電圧出
力が得られる。従って、３ビット逐次比較型Ａ／Ｄコン
バータの特性は、第５図に示される特性と同様となり、
オフセット誤差も０のままとなる。
・・・、７７には、それぞれＶ、／１６．３Ｖ、／１６
．−−−−−−・・−、１３Ｖ、／１６の各基準電圧出
力が得られる。従って、３ビット逐次比較型Ａ／Ｄコン
バータの特性は、第５図に示される特性と同様となり、
オフセット誤差も０のままとなる。
また、３ビツト抵抗分圧型Ｄ／Ａコンバータの動作モー
ドの場合には、モード信号１０３は“し”レベルに設定
されるため、ＮチャネルＭＯ８）−ランジスタ１６はＯ
ＦＦ状態となり、端子７０および７１の間の抵抗値はＲ
となる。また、ＰチャネルＭＯＳトランジスタ１５はＯ
Ｎ状態となり、端子７７および電源Ｖｒの端子６９の間
における抵抗値もＲとなる。従って、本実施例は、機能
上においては第４図（ｂ）に示される従来例の場合と等
価になる。即ち、第３図において、端子７０．７１，７
２．・・・・−・・・・、７７には、それぞれ０．Ｖ、
／８，２Ｖ、／８．・・・・・・・・・７ Ｖ 、／８
の各基準電圧出力が得られる。従って、３ビツト抵抗分
圧型Ｄ ／’ Ａコンバータの特性は、第８図に示され
る特性と同様となり、オフセット誤差も０のままとなる
。
ドの場合には、モード信号１０３は“し”レベルに設定
されるため、ＮチャネルＭＯ８）−ランジスタ１６はＯ
ＦＦ状態となり、端子７０および７１の間の抵抗値はＲ
となる。また、ＰチャネルＭＯＳトランジスタ１５はＯ
Ｎ状態となり、端子７７および電源Ｖｒの端子６９の間
における抵抗値もＲとなる。従って、本実施例は、機能
上においては第４図（ｂ）に示される従来例の場合と等
価になる。即ち、第３図において、端子７０．７１，７
２．・・・・−・・・・、７７には、それぞれ０．Ｖ、
／８，２Ｖ、／８．・・・・・・・・・７ Ｖ 、／８
の各基準電圧出力が得られる。従って、３ビツト抵抗分
圧型Ｄ ／’ Ａコンバータの特性は、第８図に示され
る特性と同様となり、オフセット誤差も０のままとなる
。
以上、詳細に説明したように、本発明は、動作モードに
対応する所定の制御信号による切替作用を介して、逐次
比較型Ａ／Ｄコンバータとしての動作ならびに抵抗分圧
型Ｄ／Ａコンバータとしての動作に対する共用化を実現
することにより、前記逐次比較型Ａ／Ｄコンバータなら
びに抵抗分圧型Ｄ／Ａコンバータを同時に集積化する場
合において、当該基本電圧発生回路のチップ上における
占有面積を大幅に縮小することができるとともに、各動
作モードにおいてオフセット誤差をＯにすることができ
るという効果がある。
対応する所定の制御信号による切替作用を介して、逐次
比較型Ａ／Ｄコンバータとしての動作ならびに抵抗分圧
型Ｄ／Ａコンバータとしての動作に対する共用化を実現
することにより、前記逐次比較型Ａ／Ｄコンバータなら
びに抵抗分圧型Ｄ／Ａコンバータを同時に集積化する場
合において、当該基本電圧発生回路のチップ上における
占有面積を大幅に縮小することができるとともに、各動
作モードにおいてオフセット誤差をＯにすることができ
るという効果がある。
第１図、第２図および第３図は、それぞれ本発明の第１
、第２および第３の実施例の回路図、第４図（ａ）およ
び（ｂ）は従来例の回路図、第５図および第７図は、そ
れぞれ逐次比較型Ａ／Ｄコンバータの特性図、第６図お
よび第８図は、それぞれ抵抗分圧型Ｄ／Ａコンバータの
特性図である。 図において、１，８，９．１５・・・・・・Ｐチャネル
ＭＯＳトランジスタ、２ 、１０．１１．１６・・・・
・・ＮチャネルＭＯＳトランジスタ、３〜５．１２〜１
４．１７〜２２・・・・・・抵抗素子、６．７・・・・
・・抵抗列。
、第２および第３の実施例の回路図、第４図（ａ）およ
び（ｂ）は従来例の回路図、第５図および第７図は、そ
れぞれ逐次比較型Ａ／Ｄコンバータの特性図、第６図お
よび第８図は、それぞれ抵抗分圧型Ｄ／Ａコンバータの
特性図である。 図において、１，８，９．１５・・・・・・Ｐチャネル
ＭＯＳトランジスタ、２ 、１０．１１．１６・・・・
・・ＮチャネルＭＯＳトランジスタ、３〜５．１２〜１
４．１７〜２２・・・・・・抵抗素子、６．７・・・・
・・抵抗列。
Claims (1)
- 【特許請求の範囲】 １、電圧を抵抗比によって分圧して所定の電圧を出力す
る基準電圧発生回路において、 抵抗値Ｒのｎ（正整数）個の抵抗素子を直列に接続して
形成される第１の抵抗列と、 前記第１の抵抗列の一端と第１の電源との間に並列接続
される、抵抗値Ｒ／２の抵抗素子ならびに第１のスイッ
チング手段と、 抵抗値Ｒ／２の２個の抵抗素子を直列に接続して形成さ
れ、前記第１の抵抗列の他端と第２の電源との間に接続
される第２の抵抗列と、 前記第２の抵抗列における前記２個の抵抗素子の接続点
と前記第２の電源との間に接続される第２のスイッチン
グ手段と、 を備えることを特徴とする基準電圧発生回路。 ２、電圧を抵抗比によって分圧して所定の電圧を出力す
る基準電圧発生回路において、 抵抗値Ｒのｎ個の抵抗素子を直列に接続して形成される
第１の抵抗列と、 前記第１の抵抗列の一端と第１の電源との間に相互に並
列接続される、抵抗値Ｒの抵抗素子および第１のスイッ
チング手段より成る直列接続回路、ならびに抵抗値Ｒ／
２の抵抗素子および第２のスイッチング手段より成る直
列接続回路と、前記第１の抵抗列の他端と第２の電源と
の間に相互に並列接続される、抵抗値Ｒの抵抗素子およ
び第３のスイッチング手段より成る直列接続回路、なら
びに抵抗値３Ｒ／２の抵抗素子および第４のスイッチン
グ手段より成る直列接続回路と、を備えることを特徴と
する基準電圧発生回路。 ３、電圧を抵抗比によって分圧して所定の基準電圧を出
力する基準電圧発生回路において、抵抗値Ｒのｎ個の抵
抗素子を直列に接続して形成される第１の抵抗列と、 前記第１の抵抗列の一端と第１の電源との間に相互に並
列接続される、抵抗値Ｒの抵抗素子および第１のスイッ
チング手段より成る直列接続回路、ならびに抵抗値Ｒの
抵抗素子と、 前記第１の抵抗列の他端と第２の電源との間に相互に並
列接続される、抵抗値３Ｒの抵抗素子および第２のスイ
ッチング手段より成る直列接続回路、ならびに抵抗値３
Ｒ／２の抵抗素子と、を備えることを特徴とする基準電
圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615590A JPH03247120A (ja) | 1990-02-26 | 1990-02-26 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615590A JPH03247120A (ja) | 1990-02-26 | 1990-02-26 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03247120A true JPH03247120A (ja) | 1991-11-05 |
Family
ID=12739103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4615590A Pending JPH03247120A (ja) | 1990-02-26 | 1990-02-26 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03247120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008032790A (ja) * | 2006-07-26 | 2008-02-14 | Alpine Electronics Inc | 電圧変換装置 |
-
1990
- 1990-02-26 JP JP4615590A patent/JPH03247120A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008032790A (ja) * | 2006-07-26 | 2008-02-14 | Alpine Electronics Inc | 電圧変換装置 |
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