JPH0324742A - 半導体実装構造 - Google Patents
半導体実装構造Info
- Publication number
- JPH0324742A JPH0324742A JP1160331A JP16033189A JPH0324742A JP H0324742 A JPH0324742 A JP H0324742A JP 1160331 A JP1160331 A JP 1160331A JP 16033189 A JP16033189 A JP 16033189A JP H0324742 A JPH0324742 A JP H0324742A
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- JP
- Japan
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- semiconductor
- circuit board
- adhesive agent
- pattern
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産・業上の利用分野］
本発明は半導体実装構造に関する。
がある。ワイヤーポンディング法での実装構造は回路基
板１１の上面にパターン１２とレジスト１５により回路
パターンを構成し、回路基板１１の上面に半導体１５を
実装して、ワイヤー線１４で半導体１５の電極とパター
ン１２を接続し、電気導通を得ている。ボッティング剤
１７は半導体１５を外部応力から保護する為の保護剤で
ある。
板１１の上面にパターン１２とレジスト１５により回路
パターンを構成し、回路基板１１の上面に半導体１５を
実装して、ワイヤー線１４で半導体１５の電極とパター
ン１２を接続し、電気導通を得ている。ボッティング剤
１７は半導体１５を外部応力から保護する為の保護剤で
ある。
ＴＡＢ法の実装構造はフレキテーブ２４の上面に回路パ
タナンを構成し、パターン先端部に突起部を構成し、突
起部と半導体２５の電極部を位置合わせして、熱圧着し
て導通な得る。次にボッティング剤２７を塗布し半導体
２５の保護剤とする。以上の構成により製造された、チ
ップキャリアを回路基板２１の上面に構成されたパター
ン２２に半田付で実装する。２３はレジストを示す。以
上により構成された実装構造である。
タナンを構成し、パターン先端部に突起部を構成し、突
起部と半導体２５の電極部を位置合わせして、熱圧着し
て導通な得る。次にボッティング剤２７を塗布し半導体
２５の保護剤とする。以上の構成により製造された、チ
ップキャリアを回路基板２１の上面に構成されたパター
ン２２に半田付で実装する。２３はレジストを示す。以
上により構成された実装構造である。
［従来の技術］
従来の半導体実装構造は第２図で示す、ワイヤーボンデ
ィング法及び第５図で示すＴＡＢ法など［発明が解決し
ようとする課題］ しかし、前述の従来技術では （１）構造及び構成部品が複雑な為、加工リードタイム
が長く、コスト高になる。
ィング法及び第５図で示すＴＡＢ法など［発明が解決し
ようとする課題］ しかし、前述の従来技術では （１）構造及び構成部品が複雑な為、加工リードタイム
が長く、コスト高になる。
（２）製造工程のライン化が出来々い為）バツチ処理に
なり、コスト高になる。
なり、コスト高になる。
（３） 構造上、今以上の薄型化は出来々い。
（４）多くの加工工程からなる為、多くの設備を必要と
し、コスト高に々る。
し、コスト高に々る。
｛５》 多くの部品から、構成されている為、信頼性
が低い。
が低い。
などの問題点を有する。そこで本発明はこのような問題
点を解決するものでその目的とするところは実装構造の
薄型化、工程のライン化、リードタイム及びコストの低
減、信頼性の向上を目指すものである。
点を解決するものでその目的とするところは実装構造の
薄型化、工程のライン化、リードタイム及びコストの低
減、信頼性の向上を目指すものである。
［課題を解決するための手段］
本発明の半導体実装構造は回路基板上での半導体の接続
パターン部を他の引き回しパターン部より突出させて構
成し、半導体を実装する回路基板上に接着剤を塗布し上
下から超音波加圧を加えながら加熱し電気的導通な得る
と共に半導体への外圧から保護する構成としたことを特
徴とする。
パターン部を他の引き回しパターン部より突出させて構
成し、半導体を実装する回路基板上に接着剤を塗布し上
下から超音波加圧を加えながら加熱し電気的導通な得る
と共に半導体への外圧から保護する構成としたことを特
徴とする。
［実施例］
第１図（α），（Ａ）は本発明の実施例における断面図
及び平面図である。１は回路基板、２は回路基板１の上
面部に構成されたパターン、３はレジスト、４は半導体
電極部と導通な得る為の突出パターン部、５は半導体、
６は半導体電極部、７は接着剤を示す。
及び平面図である。１は回路基板、２は回路基板１の上
面部に構成されたパターン、３はレジスト、４は半導体
電極部と導通な得る為の突出パターン部、５は半導体、
６は半導体電極部、７は接着剤を示す。
回路基板１上のパターン２より突出したパターン部４を
構成した回路基板に突出パターン部４を除く半導体５が
接する範囲に接着剤７を盆布する回路基板１及び半導体
５を位置合わせし回路基板１に半導体５をのせ、回路基
板１の下面及び半導体５の上面方向から超音波加圧を加
えながら熱を加える． 以上の構成により突出パターン部４と半導体電極部６は
超音波加圧により金属化合を生じて回路基板１上のパタ
ーン２と半導体５は電気的導通な得る。また加圧された
ことにより接着剤７は回路基板１と半導体５の接合外周
部に流れ出し半導体５の能動面をおおう。また加熱され
ることにより接着剤７は硬化する． 回路基板１及び半導体５０間に接着剤７が硬化すること
により、回路基板１と半導体５は機械的により固定され
る。回路基板１及び半導体５の接合外周部に流れ出した
接着剤７が硯化することにより半導体５の能動面をおお
うことにより夕１ １．Ｉｌｌからの応力、環境の変化
から半導体５を保護する。
構成した回路基板に突出パターン部４を除く半導体５が
接する範囲に接着剤７を盆布する回路基板１及び半導体
５を位置合わせし回路基板１に半導体５をのせ、回路基
板１の下面及び半導体５の上面方向から超音波加圧を加
えながら熱を加える． 以上の構成により突出パターン部４と半導体電極部６は
超音波加圧により金属化合を生じて回路基板１上のパタ
ーン２と半導体５は電気的導通な得る。また加圧された
ことにより接着剤７は回路基板１と半導体５の接合外周
部に流れ出し半導体５の能動面をおおう。また加熱され
ることにより接着剤７は硬化する． 回路基板１及び半導体５０間に接着剤７が硬化すること
により、回路基板１と半導体５は機械的により固定され
る。回路基板１及び半導体５の接合外周部に流れ出した
接着剤７が硯化することにより半導体５の能動面をおお
うことにより夕１ １．Ｉｌｌからの応力、環境の変化
から半導体５を保護する。
以上の構成により、新実装構造を実現する。
［発明の効果］
以上の述べたように本発明によれば、
（１）構造及び構成部品が簡単な為、加エリードタイム
がみじかくなりコスト低減につながる。
がみじかくなりコスト低減につながる。
（２ｌ ｒｉＪ造工程のライン化が出来、コスト低減
になる。
になる。
（３） 薄型化が可能に々る。
（４）工程の単純化により設備面からのコスト低減にｋ
る。
る。
（５》゜構造の単純化により信頼性の向上につながる。
以上のような効果を得ることが出来る。
第１図（α）（ｂ）は本発明の半導体実装構造であり、
（α）は断面図、（ｂ）は平面図を示す第２図は従来の
ボンディング法の主要断面図。 第３図は従来のＴＡＢ法の主要断面図。 １．１１．２１・・・・・・回路基板 ２，１２．２２・・・・・・パターン ３ｊ１３．２３・・・・・・レジスト ４ ・・・・・・突出パターン部５，１５．
２５・・・・・・半導体 ６ ・・・・・・半導体電極部？．１７．２
７・・・・・・接着剤（ボッティング剤）１４
・・・・・・ワイヤー線２４ ・・・・・
・ンレキテープ不 １ 図（ｂ） 皐 ２ 図 笛 ３ １ヨ
（α）は断面図、（ｂ）は平面図を示す第２図は従来の
ボンディング法の主要断面図。 第３図は従来のＴＡＢ法の主要断面図。 １．１１．２１・・・・・・回路基板 ２，１２．２２・・・・・・パターン ３ｊ１３．２３・・・・・・レジスト ４ ・・・・・・突出パターン部５，１５．
２５・・・・・・半導体 ６ ・・・・・・半導体電極部？．１７．２
７・・・・・・接着剤（ボッティング剤）１４
・・・・・・ワイヤー線２４ ・・・・・
・ンレキテープ不 １ 図（ｂ） 皐 ２ 図 笛 ３ １ヨ
Claims (1)
- 回路基板上に形成されるパターンのうち半導体と接続す
るパターンの部を他の部分より突出させて構成し、半導
体を実装する回路基板上に接着剤を塗布し、回路基板と
半導体の外面より超音波加圧を加えながら加熱し実装す
る構成としたことを特徴とする半導体実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160331A JPH0324742A (ja) | 1989-06-22 | 1989-06-22 | 半導体実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160331A JPH0324742A (ja) | 1989-06-22 | 1989-06-22 | 半導体実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324742A true JPH0324742A (ja) | 1991-02-01 |
Family
ID=15712656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160331A Pending JPH0324742A (ja) | 1989-06-22 | 1989-06-22 | 半導体実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442043B1 (en) | 1999-08-11 | 2002-08-27 | Fujikura Limited | Chip assembly module of bump connection type using a multi-layer printed circuit substrate |
-
1989
- 1989-06-22 JP JP1160331A patent/JPH0324742A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442043B1 (en) | 1999-08-11 | 2002-08-27 | Fujikura Limited | Chip assembly module of bump connection type using a multi-layer printed circuit substrate |
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