JPS5818949A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5818949A JPS5818949A JP56118037A JP11803781A JPS5818949A JP S5818949 A JPS5818949 A JP S5818949A JP 56118037 A JP56118037 A JP 56118037A JP 11803781 A JP11803781 A JP 11803781A JP S5818949 A JPS5818949 A JP S5818949A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- insulating substrate
- bumps
- tip
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路チップ（以下、ＩＣチップとい
う）とそれを接続する為の導体パターン及び導体リード
をもった絶縁基板とを接続した半導体装置に関するもの
である。
う）とそれを接続する為の導体パターン及び導体リード
をもった絶縁基板とを接続した半導体装置に関するもの
である。
通常、ＩＣチップと外部接続端子との接続法は金属細線
を用いたワイヤーボンディング法が主流である。しかし
、この場合、ボンディングに要する時間がボンディング
数にほぼ比例するために多ビン化した場合はそれだけ長
くなるといつ九ことになる。また、ワイヤポジディング
のボンダーの精度等によシ、ＩＣチ、プの電極（以下、
パッドという）のサイズを小さくするにも限界がある。
を用いたワイヤーボンディング法が主流である。しかし
、この場合、ボンディングに要する時間がボンディング
数にほぼ比例するために多ビン化した場合はそれだけ長
くなるといつ九ことになる。また、ワイヤポジディング
のボンダーの精度等によシ、ＩＣチ、プの電極（以下、
パッドという）のサイズを小さくするにも限界がある。
プ・オートメーテツド・ボンディング）であった。
そこで、ＴＡＢ方式により製造された半導体装置につい
て説明する０第１ｒｉＡＫＩＩ’部構造断面図を示す。
て説明する０第１ｒｉＡＫＩＩ’部構造断面図を示す。
絶縁基板ｌにはまず必要部分に穴があけられる。次に、
導体箔がラシネートされ、エツチングによって導体パタ
ーン２暑及び導体リード２ｂが形成される。更にボンデ
ィング性を良くする為にメッキが施されているａｔた。
導体箔がラシネートされ、エツチングによって導体パタ
ーン２暑及び導体リード２ｂが形成される。更にボンデ
ィング性を良くする為にメッキが施されているａｔた。
ＩＣテップ３には、従来のワイヤボンディングのパッド
の上に蒸着とメッキによって盛９上げた電極４ａ＜以下
、バンプという）が設けられるＯボンディングでは、ｉ
ｆバンプ４！とリード２ｂの位置を合わせる。
の上に蒸着とメッキによって盛９上げた電極４ａ＜以下
、バンプという）が設けられるＯボンディングでは、ｉ
ｆバンプ４！とリード２ｂの位置を合わせる。
次にリード上方よシ、チップサイズ程度の平板を用いて
、それに付属するヒーターにより加熱しながら、荷重を
加え接続する。その後、ボッティング等により樹脂５で
封入される。
、それに付属するヒーターにより加熱しながら、荷重を
加え接続する。その後、ボッティング等により樹脂５で
封入される。
この方法によれば、前記のワイヤボンディング法に比べ
、■ボンディング時間が短い。これは、ボンディングを
全ビン一括して行なう為、ビン数が多くなっても変わら
ない。■パッドピッチが小さくなる。これは外部接続端
子のり−ド２ｂがワイヤーボンディングのパッドピッチ
よりも小さくできるためである。以上の特長は１００ピ
ン以上ＯＩＣチップの場合、チップサイズがポンディン
グパッド数によって決められるといったワイヤーボンデ
ィング法の欠点を解消し、チップサイズを大巾に縮小で
きる。
、■ボンディング時間が短い。これは、ボンディングを
全ビン一括して行なう為、ビン数が多くなっても変わら
ない。■パッドピッチが小さくなる。これは外部接続端
子のり−ド２ｂがワイヤーボンディングのパッドピッチ
よりも小さくできるためである。以上の特長は１００ピ
ン以上ＯＩＣチップの場合、チップサイズがポンディン
グパッド数によって決められるといったワイヤーボンデ
ィング法の欠点を解消し、チップサイズを大巾に縮小で
きる。
しかし、このような構造では、ＩＣテップ３の接続端子
を片面からのみ取っておｆｉ、ＩＣテ、プ３中のバンプ
４１”の配列はチップの周辺部の辺に沿って２列以上取
ることができなかった。このことは、ＩＣテップ３の回
路パターンの縮小化が益々進んだ場合、バンプピッチ及
びリードピッチを小さくすることによってのみ、チップ
の縮小化を計らねばならないことＫなる。しかし、バン
プピッチ、リードピッチを小さく取った場合、絶縁基板
１のパターン形成が難かしくなり、走留シが低下して高
価になる。また、リードピッチ、バンプピッチが小さく
なることによって、ボンディング時の位置合わせが難か
しくなシ１作業性が悪くなるといった欠点があった。
を片面からのみ取っておｆｉ、ＩＣテ、プ３中のバンプ
４１”の配列はチップの周辺部の辺に沿って２列以上取
ることができなかった。このことは、ＩＣテップ３の回
路パターンの縮小化が益々進んだ場合、バンプピッチ及
びリードピッチを小さくすることによってのみ、チップ
の縮小化を計らねばならないことＫなる。しかし、バン
プピッチ、リードピッチを小さく取った場合、絶縁基板
１のパターン形成が難かしくなり、走留シが低下して高
価になる。また、リードピッチ、バンプピッチが小さく
なることによって、ボンディング時の位置合わせが難か
しくなシ１作業性が悪くなるといった欠点があった。
本発明は前記欠点を解消すべく、絶縁基板の両面からＩ
Ｃテップとの接続端子を摩り％ ＩＣテ。
Ｃテップとの接続端子を摩り％ ＩＣテ。
プの電極端子をチップ周辺部と更にその内側から小さく
、チップの縮小化を可能とした。
、チップの縮小化を可能とした。
以下１本発明の一実施例を図面とともに説明するＯ
９２図に本発明の一実施例の半導体装置の要部構成断面
図を示す。第１図と同じようにチップ３には蒸着とメッ
キによりバンプ４ａと、更にその内側にもバンプ４ｂが
設けられる。バンプ４ ａ＋ ４ ｂは同じ構造のもの
で同時に形成される。結縁基板ｌには第１図と同じよう
に導体パターン２ａ、 リード２ｂが設けられ、さら
にそれに加えてその裏面に導体パターン２ｃ、及びＩＣ
テップ３との接続端子２ｄが前記した第１図の場合と同
様の手順で形成される。
図を示す。第１図と同じようにチップ３には蒸着とメッ
キによりバンプ４ａと、更にその内側にもバンプ４ｂが
設けられる。バンプ４ ａ＋ ４ ｂは同じ構造のもの
で同時に形成される。結縁基板ｌには第１図と同じよう
に導体パターン２ａ、 リード２ｂが設けられ、さら
にそれに加えてその裏面に導体パターン２ｃ、及びＩＣ
テップ３との接続端子２ｄが前記した第１図の場合と同
様の手順で形成される。
実際の組立も前記第１図の場合と同様で、外側の接続列
のバンプ４ａと導体リード２ｂ、内側の接続列のバンプ
４ｂと導体パターン２ｄは同時にボンディングしても、
また、２段階に分けて行なってもよい。組立が終り友あ
との平面図を第３図に示す。
のバンプ４ａと導体リード２ｂ、内側の接続列のバンプ
４ｂと導体パターン２ｄは同時にボンディングしても、
また、２段階に分けて行なってもよい。組立が終り友あ
との平面図を第３図に示す。
本発明のような構造にすると、従来、ＩＣチップの電極
はＩＣチップの周辺部に１列に配列されるだけであう九
ものが、更にその内側にも電極を設けることが可能とな
る。このように、１．Ｃテップの電極が２列に配列でき
ることは、多ビンのものでパッドあるいはバンプに占め
られるチップの周の長さの為、チップサイズが回路パタ
ーンとして使われる領域よりもはるかに大きくなるもの
に対して、チップ縮小化の有効な施策となる０従米、前
記のような多ピンのＩＣチップに対しては、バンプピッ
チ及びリードピッチを小さくするといった方法だけで、
ＩＣチップの縮小化を計っておや。
はＩＣチップの周辺部に１列に配列されるだけであう九
ものが、更にその内側にも電極を設けることが可能とな
る。このように、１．Ｃテップの電極が２列に配列でき
ることは、多ビンのものでパッドあるいはバンプに占め
られるチップの周の長さの為、チップサイズが回路パタ
ーンとして使われる領域よりもはるかに大きくなるもの
に対して、チップ縮小化の有効な施策となる０従米、前
記のような多ピンのＩＣチップに対しては、バンプピッ
チ及びリードピッチを小さくするといった方法だけで、
ＩＣチップの縮小化を計っておや。
前記のようにリードピッチを小さくするにも製造上限界
が有るため、チップの縮小化も困難となるが、本発明の
ように電極を２列に並べることにより容易にチップの縮
小化を計ることができる。
が有るため、チップの縮小化も困難となるが、本発明の
ように電極を２列に並べることにより容易にチップの縮
小化を計ることができる。
また、前記のような多ビンのものでなくても、封止形状
あるいは外部配線パターン等の制約により、チップ４辺
の内、パッドの取れない辺がある場合でも、本発明の方
法によれば容易に製造できる。例えば、電子腕時計のよ
うに多機能化に伴う多ビン化と小型薄型化という相反す
る事柄が要求されるものにおいて起こるが、この場合で
も本発明のような構造によれば容易に解消される。
あるいは外部配線パターン等の制約により、チップ４辺
の内、パッドの取れない辺がある場合でも、本発明の方
法によれば容易に製造できる。例えば、電子腕時計のよ
うに多機能化に伴う多ビン化と小型薄型化という相反す
る事柄が要求されるものにおいて起こるが、この場合で
も本発明のような構造によれば容易に解消される。
Claims (1)
- 【特許請求の範囲】 半導体チップと外部接続端子との接続において。 上記外部接続端子が絶縁基板の両面に有り、これら両面
の端子が上記半導体チップに配置された電極に接続され
ていることを特徴とする半導体装置〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118037A JPS5818949A (ja) | 1981-07-28 | 1981-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118037A JPS5818949A (ja) | 1981-07-28 | 1981-07-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5818949A true JPS5818949A (ja) | 1983-02-03 |
Family
ID=14726479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118037A Pending JPS5818949A (ja) | 1981-07-28 | 1981-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818949A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61502225A (ja) * | 1984-03-22 | 1986-10-02 | モステック・コ−ポレイション | インピ−ダンス整合されたリ−ド |
| JPH01241140A (ja) * | 1988-03-14 | 1989-09-26 | Internatl Business Mach Corp <Ibm> | テープ・ボンデイング・パツケージ |
| JPH02192747A (ja) * | 1989-01-20 | 1990-07-30 | Hitachi Cable Ltd | Ｔａｂ用テープキャリア |
| JPH0397238A (ja) * | 1989-09-11 | 1991-04-23 | Takehide Shirato | 半導体装置 |
| JPH0397241A (ja) * | 1989-09-11 | 1991-04-23 | Takehide Shirato | 半導体装置 |
| JPH0677294A (ja) * | 1992-07-13 | 1994-03-18 | Samsung Electron Co Ltd | 積層形リードを持つ半導体パッケージ及びそのボンディング方法 |
| US5321204A (en) * | 1990-10-13 | 1994-06-14 | Gold Star Electron Co., Ltd. | Structure of charged coupled device |
| US5420459A (en) * | 1992-12-22 | 1995-05-30 | Kabushiki Kaisha Toshiba | Resin encapsulation type semiconductor device having an improved lead configuration |
| US5442231A (en) * | 1991-10-01 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| EP0755075A3 (en) * | 1995-06-29 | 1998-12-09 | Sharp Kabushiki Kaisha | A tape carrier package |
| US5917242A (en) * | 1996-05-20 | 1999-06-29 | Micron Technology, Inc. | Combination of semiconductor interconnect |
| CN108064417A (zh) * | 2015-06-26 | 2018-05-22 | 英特尔公司 | 具有聚集的绝缘线的封装组合件 |
-
1981
- 1981-07-28 JP JP56118037A patent/JPS5818949A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61502225A (ja) * | 1984-03-22 | 1986-10-02 | モステック・コ−ポレイション | インピ−ダンス整合されたリ−ド |
| JPH01241140A (ja) * | 1988-03-14 | 1989-09-26 | Internatl Business Mach Corp <Ibm> | テープ・ボンデイング・パツケージ |
| JPH02192747A (ja) * | 1989-01-20 | 1990-07-30 | Hitachi Cable Ltd | Ｔａｂ用テープキャリア |
| JPH0397238A (ja) * | 1989-09-11 | 1991-04-23 | Takehide Shirato | 半導体装置 |
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| US5321204A (en) * | 1990-10-13 | 1994-06-14 | Gold Star Electron Co., Ltd. | Structure of charged coupled device |
| DE4133183B4 (de) * | 1990-10-13 | 2005-07-28 | Hynix Semiconductor Inc., Ichon | Gehäusekonstruktion für Chip-TAB-Bauelemente, Verwendung derselben und Verfahren zu deren Montage |
| US5442231A (en) * | 1991-10-01 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPH0677294A (ja) * | 1992-07-13 | 1994-03-18 | Samsung Electron Co Ltd | 積層形リードを持つ半導体パッケージ及びそのボンディング方法 |
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| US5917242A (en) * | 1996-05-20 | 1999-06-29 | Micron Technology, Inc. | Combination of semiconductor interconnect |
| US6080264A (en) * | 1996-05-20 | 2000-06-27 | Micron Technology, Inc. | Combination of semiconductor interconnect |
| CN108064417A (zh) * | 2015-06-26 | 2018-05-22 | 英特尔公司 | 具有聚集的绝缘线的封装组合件 |
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