JPH03248076A - Ｃｆａｒ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パルスレーダから得られた信号を誤警報確率を一定にし
てターゲットのみを誤検出確率低く検出するためのＣＦ
ＡＲ（Ｃｏｎｓｔａｎｔ　Ｆａｌｓｅ　　ＡｌａｒｓＲ
ａｔｅ）回路に関し、 １単な回路構成で、しかも外部＆ｌｌｌ１にて実質的に
平均化セル及びガードセルの数を制御して制御の自由度
を増すことを目的とし、 入力データを実質的に片側の平均化セルの個数（Ｍ）分
遅延して出力する第１のデータ遅延部と、該入力データ
とその直前の出力データとを加算し、かつ、第１のデー
タ遅延部の出力データを減算して実質的に一方の平均化
セルの和のデータを得る加算器と、該直前の出力データ
を保持するデータ保持部と、データ保持部の出力データ
を順次格納して実質的に他方の平均化セルの和のデータ
を得るデータ格納部と、第１のデータ遅延部の出力デー
タを実質的にガードセルの個数（Ｌ）分遅延して実質的
にテストセルの出力データを得る第２のデータ遅延部と
、上記Ｍ、Ｌを任意に可変制御する制御手段とよりなる
構成とする。

〔産業上の利用分野〕

本発明は、パルスレーダから得られた信号を誤警報確率
を一定にしてターゲットのみを誤検出確率低く検出する
ためのＣＦＡＲ回路（ＩＪ、下、ＣＦＡＲという）に関
する。

パルスレーダは例えば第４図に示すようにパルスを放出
し、その反射波を受けてターゲットの位置を求める。こ
こで、パルスレーダ１からのレーダ信号はＭＴ　Ｉ　（
Ｍｏｖｉｎｇ　Ｔａｒｇｅｔ　ｌ　ｎｄｉｃａｔｏｒ）
２にてゼロ・ドアラ信号（垂直方向に移動しているター
ゲットからのエコーや地面からのエコー）をキャンセル
されて垂直方向以外の方向に移動するターゲットからの
エコーであるノンゼロ・ドアラ信号とされ、ＦＦＴ　（
Ｆａｓｔ　Ｆｏｕｒｉｅｒ　　１ｒａｎｓｆｏｒ膳）ド
プラフィルタ３にてフーリエ変換されて周波数ＦＯ”Ｆ
Ｎ別に分割されて取出され、ＣＦＡＲ４ｏ〜４Ｎに供給
される。ＣＦＡＲ４ｏ　〜４ＮはＨｆＢを設けられてお
り、ターゲット、山、雲、雨、林等による多くの反射波
の中からターゲットを検出するために用いられ、ＣＦＡ
Ｒ４ｏ〜４Ｎの各検出結果に基づいてターゲット判定回
路５でターゲットが判定され、ターゲット追尾装置６に
てターゲットの追尾が行なわれる。このようなシステム
に用いられるＣＦＡＲは後述のように一般にはシフトレ
ジスタや多数の加算器を組合わせた構成とされているが
、簡単な回路構成であることが望ましい。

〔従来の技術〕

レーダ信号として例えば第５図に示すように雲及びター
ゲットからの反射波が得られたとすると、ＣＦＡＲ４ｏ
〜４Ｎではターゲットのみを検出するためにスレッショ
ルドと称される閾値を反射波の入来に従って次々に設定
し直し、反射波レベルが閾値以上であればこれをターゲ
ット、閾値未満であればこれをクラッタ、ノイズ（ター
ゲット以外の邪魔な信号）とみなす。即ち、ＣＦＡＲは
誤警報確率（上記と逆のことをしてしまう確率）Ｐｆａ
を一定とした閾値を求めるためのものである。

ＣＦＡＲは例えば、ｒ　Ｔ　ＮＴＲ０［１ＵＣＴＩＯＮ
　ＴＯＲＡＤＡｆｌＳＹＳＴＥＭＳ）　（Ｍｃ　ＧＲＡ
Ｗ−ＨＩＬＬ　　ＢＯＯＫＣＯＭＰＡＮＹ、１９６１）
Ｐ、３９２〜３９５に詳述されている。

第６図は従来のＣＦＡＲの一例（Ｌｏｏ−Ｃｅ１ｌＡ　
ｖｅｒａｇｉｎｇ　　ＣＦ　Ａ　Ｒ）の構成図を示す。

同図はある一つの周波数バンクにおけるＣＦＡＲを示す
。

ＣＦＡＲは同図に示す如く、大略、ｌｏｇ変換回路９、
シフトレジスタ郡１０．演算部１１．コンパレータ１２
にて構成されている。シフトレジスタ部１０はＭ個の平
均化セル１３＋　、１３２　、テストセル１４にて構成
されており、平均化セル１３＋、１３ｚとテストセル１
４との間はガードセル１９＋、１９２とされている。こ
こで、第５図に示すようなレーダ信号がシフトレジスタ
部１０に時系列的に入来すると、平均化セル１３１゜１
３２の出力が加算器１５１．１５２で加算され、セレク
タ１６で入力Ａ、Ｂをセレクトされ、平均化回路１７で
平均化され、減算器１８でテストセル１４の出力から平
均化回路１７の出力が減算され、コンパレータ１２で誤
警報確率ｐｔａによって決まる同定値Ｔと比較される。

例えば宴のように距ＭＲ（Ｒ＋　、Ｒｚ　、・・・は距
離Ｒの最小単位で、レンジビンという）方向に対してな
だらかなレベル変化をもつ反射波については、レンジビ
ンＲＴ＋におけるテストセル１４の出力レベルとレンジ
ビンＲ１前後における平均化セル１３１．１３２の出力
レベルの平均値との演算結果と固定値Ｔとの比較により
、第５図に示すように雲のレベルは実質的に閾値レベル
ト１未満となる。一方、ターゲットのように距離Ｒ方向
に対して急峻なレベル変化をもつ反射波については、レ
ンジビンＲｗ＋におけるテストセル１４の出力レベルと
レンジビンＲ１前後前豐における平均化セル１３＋　、
１３２の出力レベルの平均値との演算結果と固定値Ｔと
の比較により、第５図に示すようにターゲットのレベル
は実質的に閾値レベル１以上になる。このようにＣＦＡ
Ｒ４ｏ〜４Ｎにおいてレベル比較された結果はターゲッ
ト判定回路５に供給されて閾値レベル以上の反射波をタ
ーゲットと判定され、ターゲット追尾装置ｉ６において
ターゲットの追尾が行なわれる。

第６図における従来のＣＦＡＲの加算動作について説明
する。判定（テスト）されるべきデータが順次シフトレ
ジスタ部１０に入来し、現在判定されるべきデータ（テ
ストセル１４にあるデータ）のＬ個後から（Ｌ十Ｍ）鋸
機のデータＡと、Ｌ個前から（Ｌ＋Ｍ）個前のデータＢ
とからノイズの平均値を求める。ここで、 ａ−１−Ｈ″′ａ−［−１，８４〜ａ−１，ａｏ　、ａ
＋　〜ａＬ−８１４１〜８１４Ｍなるデータがシフトレ
ジスタ部１０に格納されているとする。ここに、ａ−ｔ
□〜ａ−Ｌ−１は平均化セル１３＋のデータ、ａ　−Ｌ
”’　ａ　−１はガードセル１９１のデータ、ａｏはテ
ストセル１４のデータ、ａ１〜ａ、はガードセル１９２
のデータ、ａ［＋１〜ａ［＋Ｈ平均化セル１３２のデー
タである。従って、加算器１５１の出力Ａ、加算器１５
２の出力Ｂは、 Ａ＝Σ　ａ−Ｌ−１ ｍ＝１ Ｂ＝Σ　ａ［＋。

ｌ である。セレクタ１６は、 ■　Ｍａｘ（Ａ、Ｂ）＝Ｃｍ＝Ｍ ■　Ｍｉｎ（Ａ、Ｂ）＝Ｃｍ＝Ｍ ■　Ａ＋Ｂ＝Ｃｍ＝２Ｍ の三つのモード■〜■を選択するように制御回路（図示
せず）にてｌ１１１ｍされるが、一般にはモード■を選
択する。本願発明においてはモード■、■は特に関連し
ないのでその説明を省略する。第６図に示すセレクタ１
６の出力を平均化回路１７でＣノーシたものがノイズの
平均値となる。

そこで、判定されるべき信＠ａｏから、誤警報確率Ｐｆ
ａで決まる固定値Ｔ及びＭを減算しくａＯ−Ｔ−Ｍ）　
、これがｚ以上であれば信号有、零未満であれば信号無
と判定する。このような動作をシフトレジスタ部１０に
データを流しながら順次行なっていく。

（発明が解決しようとする課題〕 第６図に示す従来回路は、実際には第７図に示す如く多
数の加算器２０＋　、２０２　、・・・を以て構成され
ており、平均化セル１３＋　、１３２の数Ｍに比例して
多くなり、ハードウェアの規模が大になる問題点があっ
た。又、ターゲットやクラッタ等の発生環境においてよ
り最適にターゲットを検出するにはシフトレジスタ部の
長さを最適に設定する必要があるが、従来例ではシフト
レジスタ部１０の平均化セル１３１，１３２及びガード
セル１９１．１９２の長さ（Ｍ及びＬ）は固定であり、
又、その長さにも限界があり、このためにｉ、１ＪＩｌ
］の自由度が少ない問題点があった。更に、平均化セル
１３１．１３２及びガードセル１９＋　、１９２のＭ、
Ｌの値を変更して用いる場合は使用しない加ｔｓ器が生
じることになり、回路が無駄になる問題点があった。

本発明は、簡単な回路禍成で、しかも外部１１１１１に
て実質的に平均化セル及びガードセルの数を制御して制
御の自由度を増すことができるＣＦＡＲを提供すること
を目的とする。

（１題を解決するための手段） 第１図は本発明の原理図を示す。同図中、４０は第１の
データ遅延部で、入力データを実質的に片側の平均化セ
ルの個数（Ｍ）分遅延して出力する。４１は加算器で、
入力データとその直前の出力データとを加粋し、かつ、
第１のデータ遅延部４０の出力データを減算して実質的
に一方の平均化セルの和のデータ（Ａ）を得る。４２は
データ保持部で、加算器４１の該直前の出力データを保
持する。４３はデータ格納部で、データ保持部４２の出
力データを順次格納して実質的に他方の平均化セルの和
のデータ（Ｂ）を得る。４４は第２のデータ遅延部で、
第１のデータ遅延部４０の出力データを実質的にガード
セルの個数（Ｌ）分遅延して実質的にテストセルの出力
データを得る。

４５は制御手段で、第１のデータ遅延部４ｏのＭ。

第２のデータ遅延部４４のＬを任意に可変制御する。本
発明では、加算器４１において、ａＯｒａ＋　、ａ２．
・”、ａＭ、ａ　　　、ａＨ，２の順に入Ｈ＋１ 来する前記入力データを、△（０）＝ａｏ＋ａ。

＋−＋ａＭ、Ａ　（１）＝ａ＋　＋ａ２＋−＋ａＨ，１
゜Ａ（２）＝８２＋８３＋−＋ａ　　　、−＋７）ｌｌ
Ｉｉ［”順４８２ 次出力して実質的に一方の平均化セルの和のデータ（Ａ
）を得る。

〔作用〕

加算器４１による演算にて実質的に一方の平均化セルの
和のデータを得、データ格納４３にて実質的に他方の平
均化セルの和のデータを得、第２のデータ遅延部４４に
て実質的にテストセルの出力データを得る。このように
、従来のようなシフトレジスタや多数の加算器を組合わ
せた構成としないでも済み、ハードウェア規模を小さく
できる。

又、１ｌＪａｌ１手段４５にてＭ、Ｌの値を可変できる
ので、ターゲットやクラッタの発生環境に合わせた最適
のターゲット検出ができ、制御の自由麿を増すことがで
きる。

（実施例〕 第２図は本発明の一実施例のブロック図を示し、同図中
、第６図と同一構成部分には同一番号を付す。第２図中
、３０は加算器で、例えば第３図（Ａ）又は（Ｂ）に示
す構成とされている。３１は遅延回路で、ＲＡＭ３１ａ
、３１ｂ及ヒセレクタ３１Ｃにて構成されており、実質
的に平均化セルＭ個分の遅延を得て加算器３０に供給す
る一方、実質的にテストセルの出力信号を得て減算器１
８に供給するものである。３２は遅延回路で、ＲＡＭ３
２ａ、３２ｂ及びセレクタ３２ｃにて構成されており、
後述のように最初に零を加算器３０に供給し、その後加
算器Ａ（０）（初期値）、Ａ（１）、Ａ（２）、−・・
を加算器３０に供給する一方、加算器Ｂを得るものであ
る。加算器３０．遅延回路３１．３２は実質的に第６図
に示すシフトレジスタ部１０．加算器１５１．１５２と
同様の機能をもつものである。３３はセレクタ回路で、
加算器３３ａ、比較器３３ｂ、セレクタ３３Ｃにて構成
されており、実質的に第６図に示すセレクタ１６と同様
の機能を有するものである。３４は平均化回路で、乗算
器３４ａ、ＲＡＭ３４ｂにて構成されており、実質的に
第６図に示す平均化回路１７と同様の機能を有するもの
１ある。３５は１１１Ｅ１回路で、後述のように、ＲＡ
Ｍ３１ａ。

３１　ｂ、３２ａ、３２ｂ、３４ｂ、セレクタ３１ｃ、
３２ｃ、３３ｃ、比較器３３ｂを夫々制御する。

ここで、加算器３０．遅延回路３１．３２によって実質
的に２つの平均化セルの出力の和（Ａ＋Ｂ）を求める。

例えば、 ａ、、、ａｎ−１、・、ａ、、ａｍ−１、・、ａ、。

ａＯ→なるデータがｌｏｇ変換回路９から順次出力され
、加算器３０及び遅延回路３１に矢印方向に従って順次
供給されるとする。ここに、ａＯは前述の第６図で説明
したテストセル１４のデータａＯとは特に関係ないもの
とする。先ず、制御回路３５からの制御によってセレク
タ３２Ｃ１３１ｃは零を出力しており、これにより、加
算器３０の端子イにデータａｏ　、　ａｌ　、・・・ａ
Ｍが供給されてこれが加算され、端子工から取出されて
ＲＡＭ３２ａ、３１ａに初期（ＩＩＡ（０）＝ａｏ＋ａ
１＋・・・＋８Ｍが格納される。この場合、第３図（Ａ
）において、加算器３０ａの加算動作が行なわれ、その
まま減算器３０ｂを通過して加算値が取出される。

次に、データａ、＋１が加算器３０に供給されると、１
１御回路３５からの制御によってセレクタ３２ｃＬｔＲ
ＡＭ３２ａに格納されていた初期値Ａ（０）を出力する
ように切換えられ、これと同時に、制御回路３５からの
タイミング制御によってＲＡＭ３１　ａはここに格納さ
れているデータのうちデータａａを出力し、又、セレク
タ３１ｃはＲＡＭ３１ａからのデータａＯを出力するよ
うに切換えられる。これにより、第３図（Ａ）に示すよ
うに、加算器３０ａの端子アにはデータＡ（０）＝　ａ
　ａ　＋　ａ　ｔ　＋　−＋　ａ　Ｍ一端子イにはデー
タａＨ＋１”減算器３０ｂの端子つにはデータａ０が夫
々供給され、加算器３０ａにおける加算、減算器３０ｂ
における減算にて端子工からはデータＡ（１）　”　ａ
　ｌ　＋　８２＋”’＋　ａＨ，１が得られ、ＲＡＭ３
２ａにはデータＡ（１）が格納される。

これと同様に、次にデータａＨ＋２が加算器３０に供給
されると、セレクタ３２ＣはＲＡＭ３２ａのデータＡ（
１）を出力するように切換えられ、これと同時に、躬御
回路３５からのタイミング制御によってＲＡＭ３１　ａ
はここに順次格納されていくデータのうちデータａ１を
出力し、又、セレクタ３１ｃはＲＡＭ３１ａの出力デー
タａ１を出力する。これにより、加算器３０ａの端子ア
にはデータＡ（１）＝ａ＋＋ａ２＋・＋ａ　　　、端子
Ｈ＋１ イにはａ　　、減算器３０ｂの端子つにはデータ４２ ａ、が夫々供給され、端子工からはデータＡ（２）＝ａ
２　＋８３＋・・・＋８８４２が得られる。このような
動作の繰返らにより、加算器３０からは、Ａ（０）＝ａ
ｏ　＋ａ＋　＋−−−＋ａＭＡ（１）　−ａ＋　＋ａｚ
　＋−＋ａＨ，ＩＡ（２）　”　Ｅｌｉ　＋　ａ２　＋
”＋　ａＨ＋２なるデータが出力される。従って、アル
ゴリズムとしては、 （ｉ）初期値へ（０）を求め、 （ｉｉ）次に、Ａ（ｎ）　＝Ａ　（ｎ−１）＋ａ−ａ　
（ｎ−１）を求める。

というようになり、このアルゴリズムによって実質的に
ハ側の平均化セルの和が求められる。

第２図に戻って説明するに、加算器３０の端子１から出
力されたデータ（実質的に第６図で説明したデータＡ）
はＲＡＭ３２ａに格納された後にＲＡＭ３２ｂに供給さ
れることにより、ＲＡＭ３２ｂからは実質的に第６図で
説明したデータＢが得られる。一方、制御回路３５から
のタイミング１ｆｊｔｌｌｌによってＲＡＭ３１ｂはこ
こに格納されているデータのうち実質的に第６図で説明
したテストセル１４の出力に相当するデータを出力する
。

このように、加算器３０．遅延回路３１．３２の動作は
実質的に第６図に示すシフトレジスタ部１０及び加算器
１５１．１５２と同様の動作を行なうものであり、本発
明では、特に、シフトレジスタ部や第７図に示すような
多数の加算器２０Ｉ。

２０２、・・・を用いないでもよく、簡華なバードウ（
Ｍ＋　ｎ　） １アで構成できる。

加算器３０から出力された加算データＡ及びＲＡＭ３２
ｂから出力された加算データＢは加算器３３ａで加算さ
れ、前述のように本願発明ではモード■のみ、つまりデ
ータ（Ａ＋Ｂ）の場合を想定しているので制御回路３５
にもセレクタ３３ｃが加算器３３ａの出力を選択する。

データ（Ａ＋Ｂ）は平均化回路３４の乗算器３４ａにて
ＲＡＭ３４ｂに設定されている係数を以て乗算され、即
ち、Ｃ７識が演算される。平均化回路３４の出力及びＲ
ＡＭ３１ｂの出力（実質的にテストセルの出力データ）
は減算器１８に供給され、この後は第６図で説明した動
作と全く同様の動作によりコンパレータ１２において信
号有、信号無の結束が得られる。

本発明では、制御回路３５のタイミング制−によってＲ
ＡＭ３１ａ、３１　ｂに格納されているデータのうちの
所定データを出力でき、即ち、実質的に平均化セルの数
Ｍ及びガードセルの数りに相当する遅延時間を適宜設定
できる。従って、夕一ゲットやクラッタ等の発生環境に
おいてより最適にターゲット検出を行なう場合に実質的
に平均化セル及びガードセルの長さ（Ｍ及びし）を可変
できるので、その長さが固定で、しかもその長さに限界
があった従来例に比して制御の自由度が増し、従来例の
ように無駄になる回路を生じることがない。

この場合、第５図において、一つの周波数バンクでレン
ジビンＲ＋　＋　Ｒ２ｍ・・・の異なった個所に例えば
２つのターゲットがあると、一方の判定するべきターゲ
ットがテストセル１４に入る一方、他方のターゲットが
平均化セルに入ることがある。

このようになると、一方の判定するべきターゲットが他
方のターゲットの影響を受けてその判定するべきターゲ
ットの閾値レベルが必要以上に高くなってしまい判定す
るべきターゲットが正しく検出できないことがある。こ
のような場合、本発明ではターゲット追尾装置で求めら
れている前記他方のターゲットの予測位置データが平均
化セルに対応したことを検出し、この予測位置データに
基づいて平均化セル中の該当セルをブランク状態にして
この該当セルを加算しないように制御する。

これにより、判定するべきターゲットの閾値レベルが低
くなって判定するべきターゲットを確実に検出できる。

本発明では、ｌｌｌｌｌｊ回１３５の制御によって実質
的に平均化セル中でランクするべきセルを指定できるの
で、２つのターゲットが存在する場合にも支障なくター
ゲット検出できる。

なお、第２図に示す加算器３０は第３図（Ｂ）に示す構
成としてもよい。第３図（Ａ）に示す実施例と同様に、
端子アにデータＡ（０）、端子イにデータａ　　１端子
つにデータａ。が入来してＨ◆１ いる場合について説明する。セレクタ３０ｄはｖＩＩＩ
ｌ＠路３５から路側５によって端子イに入来するデータ
を選択する一方、セレクタ３０ｅは制御回路　３５から
の制御によって端子アに入来するデータを選択し、又、
セレクタ３０ｆは加算器３０ｃの出力を選択しないよう
にしている。これにより、加算器３０ｃにてデータＡ（
０）とデータａＨ＋１とが加算される。つまり、ａｏ＋
８＋＋・・・＋ａＭ＋ａＨ４１となる。次に、セレクタ
３０ｄは符号反転器３０ａの出力データを選択する一方
、セレクタ３０ｅはセレクタ３０ｆの出力データを選択
する一方、セレクタ３０ｆは加算器３０Ｃの出力データ
を選択する。これにより、加算器３０Ｃにてデータ（ａ
ｏ　＋８＋　＋−＋ａＭ＋ａＨ＋１　）からデータａＯ
が減算され、セレクタ３０ｆを介してデータＡ　（１）
　＝ａ＋　＋　８２　＋　・”　＋　ａＨ，１が取出さ
れる。即ち、第３図（Ｂ）に示す回路は、同図（Ａ）に
示す回路の加算動作及び減算動作を別々のタイミングで
一つの加算器３０Ｃにて行なうもので、加算動作及び減
算動作を同図（Ａ）に示す回路動作の１／２ずつで行な
うようにしている。

〔発明の効果〕

以上説明した如く、本発明によれば、従来例のようなシ
フトレジスタや多数の加算器を用いないでも回路を構成
でき、簡単なハードウェアで済む。

又、実質的に平均化セル及びガードセルの数を可変ｌｌ
１ｗできるので、ターゲットやクラッタの発生環境に応
じた最適のターゲットを検出ができ、従来例に比して制
御自由度を増すことができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例のブロック図、第３図は加算
器の具体的構成図、 第４図は一般の目標追尾方式を説明する図、第５図はＣ
ＦＡＲの一般的な動作を説明する図、第６図は従来のＣ
ＦＡＲの一例の構成図、第７図は第６図に示す回路の一
部の具体的構成図である。 図において、 ９はｌｏｇ変換回路、 １２はコンパレータ、 １３＋　、１３２は平均化セル、 １４はテストセル、 １５＋　、１５ｚ　、２０＋　、２０２る加算器、 は従来例におけ １８は減禅器、 １９＋　、１９２はガードセル、 ３０．３０ａ、３０ｃ、３３ａは加算器、３０ｂは減算
器、 ３０ｄ〜３０ｆ、３１ｃ、３２ｃ、３３ｃはセレクタ、 ３００は符号反転器、 ３１．３２は遅延回路、 ３１ａ、３１ｂ、３２ａ、３２ｂ、３４ｂはＲＡ１ ３４は平均化回路、 ３４８は乗算器、 ３５は制御回路、 ４０は第１のデータ遅延部、 ４１は加算器、 ４２はデータ保持部、 ４３はデータ格納部、 ４４は第２のデータ遅延部、 ４５はυ３８手段 を示す。 本発明の原理図 第 図 一般の目標追尾方式を説明する図 第 図 ＣＦＡＲの一般的な動作を説明する図 第 図 従来のＣＦＡＲの一例の構成図 第６図

Claims (1)

1. 【特許請求の範囲】 入力データを実質的に片側の平均化セルの個数（Ｍ）分
   遅延して出力する第１のデータ遅延部（４０）と、 該入力データとその直前の出力データとを加算し、かつ
   、該第１のデータ遅延部（４０）の出力データを減算し
   て実質的に一方の平均化セルの和のデータ（Ａ）を得る
   加算器（４１）と、 該加算器（４１）の該直前の出力データを保持するデー
   タ保持部（４２）と、 該データ保持部（４２）の出力データを順次格納して実
   質的に他方の平均化セルの和のデータ（Ｂ）を得るデー
   タ格納部（４３）と、 上記第１のデータ遅延部（４０）の出力データを実質的
   にガードセルの個数（Ｌ）分遅延して実質的にテストセ
   ルの出力データを得る第２のデータ遅延部（４４）と、 上記第１のデータ遅延部（４０）のＭ、上記第２のデー
   タ遅延部（４４）のＬを任意に可変制御する制御手段（
   ４５）とよりなり、 前記加算器（４１）において、ａ＿０、ａ＿１、ａ＿２
   ・・・、ａ＿Ｍ、ａ＿Ｍ＿＋＿１、ａ＿Ｍ＿＋＿２の順
   に入来する前記入力データを、Ａ（０）＝ａ＿０＋ａ＿
   １＋・・・＋ａ＿Ｍ、Ａ（１）＝ａ＿１＋ａ＿２＋・・
   ・＋ａ＿Ｍ＿＋＿１、Ａ（２）＝ａ＿２＋ａ＿３＋・・
   ・＋ａ＿Ｍ＿＋＿２、・・・の順で順次出力して実質的
   に一方の平均化セルの和のデータ（Ａ）を得る構成とし
   てなることを特徴とするＣＦＡＲ回路。