JPH03250218A - 桁上選択加算回路 - Google Patents
桁上選択加算回路Info
- Publication number
- JPH03250218A JPH03250218A JP4765090A JP4765090A JPH03250218A JP H03250218 A JPH03250218 A JP H03250218A JP 4765090 A JP4765090 A JP 4765090A JP 4765090 A JP4765090 A JP 4765090A JP H03250218 A JPH03250218 A JP H03250218A
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- JP
- Japan
- Prior art keywords
- gate
- carry
- circuit
- addition
- output
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は桁上選択加算回路に関し、特にｎビットのディ
ジタル加算における桁上りの選択加算を行なう桁上選択
加算回路に関する。
ジタル加算における桁上りの選択加算を行なう桁上選択
加算回路に関する。
従来のこの種の桁上選択加算回路を第２図を用いて説明
する。
する。
第２図は、ｎビット加算における２ビツト分を取り出し
た桁上選択加算回路の回路図を例として示している。こ
の回路は、２ビツトの１ビツト目の加算を行なう全加算
回路２２．２３と、上位２ビツト目の加算を行なう全加
算回路２０，２１と桁上選択回路２４と、セレクタ２５
および２６により構成される。第２図の全加算回路の第
−例および第二例をそれぞれ第３図および第４図に示す
。
た桁上選択加算回路の回路図を例として示している。こ
の回路は、２ビツトの１ビツト目の加算を行なう全加算
回路２２．２３と、上位２ビツト目の加算を行なう全加
算回路２０，２１と桁上選択回路２４と、セレクタ２５
および２６により構成される。第２図の全加算回路の第
−例および第二例をそれぞれ第３図および第４図に示す
。
第３図はＮＡＮＤゲー）２００１〜２００３とＥＸ−Ｏ
Ｒ（排他的論理和）ゲート２００４゜２００５を組合せ
、第４図はＮＡＮＤゲート２００６〜２０１３で構成し
た例で、いずれも被加数Ａと加数Ｂと桁上り信号Ｃｉを
入力し、和Ｓと、上位桁への桁上り信号Ｃｏを得る。
Ｒ（排他的論理和）ゲート２００４゜２００５を組合せ
、第４図はＮＡＮＤゲート２００６〜２０１３で構成し
た例で、いずれも被加数Ａと加数Ｂと桁上り信号Ｃｉを
入力し、和Ｓと、上位桁への桁上り信号Ｃｏを得る。
第２図の全加算回路２０．２２は、下位ビットからの桁
上りがあった場合の加算結果を出力する全加算回路であ
り、被加数としての入力信号Ａ１、ＡＯと加数としての
入力信号Ｂｌ、ＢＯを受け、かつそれぞれの桁上り信号
として桁上入力端子２１５，２１７には論理ｒｌＪを入
力する。
上りがあった場合の加算結果を出力する全加算回路であ
り、被加数としての入力信号Ａ１、ＡＯと加数としての
入力信号Ｂｌ、ＢＯを受け、かつそれぞれの桁上り信号
として桁上入力端子２１５，２１７には論理ｒｌＪを入
力する。
また、全加算回路２１．２３は下位からの桁上が無かっ
た場合の加算結果を出力する全加算回路であり、それぞ
れの桁上入力端子２１６，２１８には論理「０」を入力
する。
た場合の加算結果を出力する全加算回路であり、それぞ
れの桁上入力端子２１６，２１８には論理「０」を入力
する。
加算する入力信号２０１，２０２および２０３゜２０４
はそれぞれ、全加算回路２０．２１および２２．２３に
入力され加算される。１ビツト目の加算は、桁上入力端
子２０５に下位ビットからの桁上り信号ＣＩが入力され
た場合、セレクタ２６により全加算回路２２の加算出力
信号２１１が出力端子２０７に出力される。
はそれぞれ、全加算回路２０．２１および２２．２３に
入力され加算される。１ビツト目の加算は、桁上入力端
子２０５に下位ビットからの桁上り信号ＣＩが入力され
た場合、セレクタ２６により全加算回路２２の加算出力
信号２１１が出力端子２０７に出力される。
桁上入力端子２０５に下位ビットからの桁上り信号が入
力されなかった場合、セレクタ２６により全加算回路２
３の加算出力信号２１３が出力端子２０７から出力され
る。
力されなかった場合、セレクタ２６により全加算回路２
３の加算出力信号２１３が出力端子２０７から出力され
る。
桁上選択回路２４は、２ビツト目への桁上出力信号２１
４を出力する回路であり、ＡＮＤゲート２４１、ＯＲゲ
ート２４２から成り、その動作は全加算回路２３の桁上
出力信号２１２に桁上が生じた場合と、全加算回路２２
の桁上出力信号２１０に桁上が生じ、かつ桁上入力信号
２０５に桁上げが生じた場合に桁上出力信号２１４を出
力する。
４を出力する回路であり、ＡＮＤゲート２４１、ＯＲゲ
ート２４２から成り、その動作は全加算回路２３の桁上
出力信号２１２に桁上が生じた場合と、全加算回路２２
の桁上出力信号２１０に桁上が生じ、かつ桁上入力信号
２０５に桁上げが生じた場合に桁上出力信号２１４を出
力する。
２ビツト目の加算は、桁上出力信号２１４が入力された
場合、セレクタ２５により全加算回路２０の加算出力信
号２０８が出力端子２０６に出力され、桁上出力信号２
１４が入力されなかった場合はセレクタ２５により、全
加算回路２１の加算比力信号２０９が出力端子２０６に
出力される。
場合、セレクタ２５により全加算回路２０の加算出力信
号２０８が出力端子２０６に出力され、桁上出力信号２
１４が入力されなかった場合はセレクタ２５により、全
加算回路２１の加算比力信号２０９が出力端子２０６に
出力される。
上述した従来の桁上選択加算回路に用いられた全加算回
路は、第３図に示すように２入力ＮＯＲゲート３個と２
入力ＥＸ−ＯＲゲート２個によって構成されているため
、回路規模が大きくなるという欠点がある。また、全加
算回路に入力される信号の最大伝搬経路が、ゲート３段
通過しなければならないため遅延時間が大きくなるとい
う欠点がある。また、第４図に示す他の回路構成による
全加算回路も第３図と同様の欠点がある。
路は、第３図に示すように２入力ＮＯＲゲート３個と２
入力ＥＸ−ＯＲゲート２個によって構成されているため
、回路規模が大きくなるという欠点がある。また、全加
算回路に入力される信号の最大伝搬経路が、ゲート３段
通過しなければならないため遅延時間が大きくなるとい
う欠点がある。また、第４図に示す他の回路構成による
全加算回路も第３図と同様の欠点がある。
本発明の桁上選択加算回路は、ディジタル加算すべきｎ
ビットのデータの各ビット位の被加数と加数の２入力を
受ける１個のＯＲゲートならびにＥＸ−ＮＯＲゲートを
備え前記ＥＸ−ＮＯ’Ｒゲートからは下位ビットからの
桁上りのある場合の加算値を出力し前記ＯＲゲートから
は上位ビットに対する桁上り信号を出力するｎ個の第１
の加算ゲート回路と、前記各ビット位の被加数と加数の
２入力を受ける１個のＡＮＤゲートならびにＥＸ−ＯＲ
ゲートを備え前記ＥＸ−ＯＲゲートからは桁上りのない
場合の加算値を出力し前記ＡＮＤゲートからは下位ビッ
トからの桁上り信号がない場合の加算値を出力し前記Ａ
ＮＤゲートからは上位ビットに対する桁上り信号を出力
するｎ個の第２の加算ゲート回路と、前記第２の加算ゲ
ート回路のＡＮＤゲートに桁上り信号が発生するかもし
くは下位ビットからの桁上り信号と前記第１の加算ゲー
ト回路のＯＲゲートからの桁上り信号が同時に発生した
いいずれかの場合に上位ビットにおける桁上り選択実行
せしめる少なくとも１つの桁上り選択回路と、下位ビッ
トからの桁上り信号を受けて各ビット位ごとの前記第１
の加算ゲート回路のＥＸ−ＮＯＲゲートの出力する加算
値を選択出力し下位ビットからの桁上り信号のないとき
は各ビット位ごとの前記第２の加算ゲートのＥＸ−ＯＲ
ゲートの出力する加算値を出力するｎ個のセレクタとを
備えて構成される。
ビットのデータの各ビット位の被加数と加数の２入力を
受ける１個のＯＲゲートならびにＥＸ−ＮＯＲゲートを
備え前記ＥＸ−ＮＯ’Ｒゲートからは下位ビットからの
桁上りのある場合の加算値を出力し前記ＯＲゲートから
は上位ビットに対する桁上り信号を出力するｎ個の第１
の加算ゲート回路と、前記各ビット位の被加数と加数の
２入力を受ける１個のＡＮＤゲートならびにＥＸ−ＯＲ
ゲートを備え前記ＥＸ−ＯＲゲートからは桁上りのない
場合の加算値を出力し前記ＡＮＤゲートからは下位ビッ
トからの桁上り信号がない場合の加算値を出力し前記Ａ
ＮＤゲートからは上位ビットに対する桁上り信号を出力
するｎ個の第２の加算ゲート回路と、前記第２の加算ゲ
ート回路のＡＮＤゲートに桁上り信号が発生するかもし
くは下位ビットからの桁上り信号と前記第１の加算ゲー
ト回路のＯＲゲートからの桁上り信号が同時に発生した
いいずれかの場合に上位ビットにおける桁上り選択実行
せしめる少なくとも１つの桁上り選択回路と、下位ビッ
トからの桁上り信号を受けて各ビット位ごとの前記第１
の加算ゲート回路のＥＸ−ＮＯＲゲートの出力する加算
値を選択出力し下位ビットからの桁上り信号のないとき
は各ビット位ごとの前記第２の加算ゲートのＥＸ−ＯＲ
ゲートの出力する加算値を出力するｎ個のセレクタとを
備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の桁上選択回路の一実施例の回路図で
ある。第１図に示す実施例は、ｎビット加算回路から取
り出した２ビツト分の桁上選択加算回路を例として示し
ている。この回路は、２入力ＯＲゲー）１００１ １個
と、２入力ＥＸ−ＮＯＲ排他的否定的論理和ゲー）１０
０２ １個によって構成される第１の加算ゲート回路と
しての加算ゲート回路１０．１２と、２入力ＡＮＤゲー
ト１００３ １個と２入力ＥＸ−ＯＲゲート１００４１
個によって構成される第２の加算ゲート回路としての加
算ゲート回路１１．１３と、ＡＮＤゲート１４１および
ＯＲゲー）１４２から成る桁上選択回路１４と、セレク
タ１５．１６により構成される。
ある。第１図に示す実施例は、ｎビット加算回路から取
り出した２ビツト分の桁上選択加算回路を例として示し
ている。この回路は、２入力ＯＲゲー）１００１ １個
と、２入力ＥＸ−ＮＯＲ排他的否定的論理和ゲー）１０
０２ １個によって構成される第１の加算ゲート回路と
しての加算ゲート回路１０．１２と、２入力ＡＮＤゲー
ト１００３ １個と２入力ＥＸ−ＯＲゲート１００４１
個によって構成される第２の加算ゲート回路としての加
算ゲート回路１１．１３と、ＡＮＤゲート１４１および
ＯＲゲー）１４２から成る桁上選択回路１４と、セレク
タ１５．１６により構成される。
加算ゲート回路１０．１２は、下位からの桁上りがあっ
た場合の加算結果を出力する。また、加算ゲート回路１
１．１３は、下位からの桁上りが無かった場合の加算結
果を出力する。
た場合の加算結果を出力する。また、加算ゲート回路１
１．１３は、下位からの桁上りが無かった場合の加算結
果を出力する。
加算する入力信号１０１，１０２および１０３゜１０４
はそれぞれ、加算ゲート回路１０．１１および１２．１
３に入力され加算される。ここで入力信号１０１，１０
３は被加数Ａ１およびＡＯ。
はそれぞれ、加算ゲート回路１０．１１および１２．１
３に入力され加算される。ここで入力信号１０１，１０
３は被加数Ａ１およびＡＯ。
入力信号１０２，１０４は加数Ｂ１およびＢＯである。
１ビツト目の加算は、桁上入力端子１０５に下位ビット
からの桁上り信号が入力された場合、セレクタ１６によ
り加算ゲート回路１２の加算出力信号１１１が出力端子
１０７に出力される。
からの桁上り信号が入力された場合、セレクタ１６によ
り加算ゲート回路１２の加算出力信号１１１が出力端子
１０７に出力される。
桁上入力端子１０５に下位ビットからの桁上り信号が入
力されなかった場合、セレクタ１６により加算ゲート回
路１３の加算出力信号１１３が出力端子１０７から出力
される。
力されなかった場合、セレクタ１６により加算ゲート回
路１３の加算出力信号１１３が出力端子１０７から出力
される。
桁上選択回路１４は、２ビツト目への桁上出力信号１１
４を出力する回路であるが、その動作は加算ゲート回路
１３の桁上出力信号１１２に桁上が生じた場合と、加算
ゲート回路１２の桁上出力信号１１０に桁上が生じ、か
つ桁上入力信号１０５に桁上が生じた場合に桁上出力信
号１１４を出力する。
４を出力する回路であるが、その動作は加算ゲート回路
１３の桁上出力信号１１２に桁上が生じた場合と、加算
ゲート回路１２の桁上出力信号１１０に桁上が生じ、か
つ桁上入力信号１０５に桁上が生じた場合に桁上出力信
号１１４を出力する。
２ビツト目の加算は、桁上出力信号１１４が入力された
場合、セレクタ１５により加算ゲート回路１０の加算出
力信号１０Ｂが出力端子１０６に出力され、桁上出力信
号１１４が入力されなかった場合、セレクタ１５により
加算ゲート回路１１の加算８力信号１０９出力端子１０
６に出力される。
場合、セレクタ１５により加算ゲート回路１０の加算出
力信号１０Ｂが出力端子１０６に出力され、桁上出力信
号１１４が入力されなかった場合、セレクタ１５により
加算ゲート回路１１の加算８力信号１０９出力端子１０
６に出力される。
なお、本実施例では、２ビツトの加算を行う場合につい
て説明したが、こ８以上のビット数の加算を行う場合に
おいても同様に拡長実施できることは明らかである。
て説明したが、こ８以上のビット数の加算を行う場合に
おいても同様に拡長実施できることは明らかである。
以上説明したように本発明は、従来の桁上選択加算回路
で用いられる全加算回路を加算ゲート回路に置き換える
ことにより、回路規模を著しく小さくできる効果がある
。
で用いられる全加算回路を加算ゲート回路に置き換える
ことにより、回路規模を著しく小さくできる効果がある
。
また、信号の最大伝搬経路も、従来の全加算回路のゲー
ト回路３段に対し、ゲート回路１段となり、遅延時間が
著しく小さくなる効果がある。
ト回路３段に対し、ゲート回路１段となり、遅延時間が
著しく小さくなる効果がある。
第１図は本発明の桁上選択加算回路の一実施例の回路図
、第２図は従来の桁上選択加算回路の回路図、第３図は
第２図の全加算回路の第−例を示す回路図、第４図は第
２図の全加算回路の第二例を示す回路図である。 １０〜１３・・・・・・加算ゲート回路、１４・・・・
・・桁上選択回路、１５，１６・・・・・・セレクタ、
２０〜２３・・・・・・全加算回路、２４・・・・・・
桁上選択回路、２５．２６・・・・・・セレクタ、１０
０１・・・・・・ＯＲゲート、ｉ ００２．・・・・・
排他的否定的論理和（ＥＸ−ＮＯＲ）ゲート、１００３
・・・・・・ＡＮＤゲート、１００４・・・・・・排他
的論理和（ＥＸ−ＯＲ）ゲート、１４１・・・・・・Ａ
ＮＤゲート、 １４２・・・・・・ＯＲゲート。
、第２図は従来の桁上選択加算回路の回路図、第３図は
第２図の全加算回路の第−例を示す回路図、第４図は第
２図の全加算回路の第二例を示す回路図である。 １０〜１３・・・・・・加算ゲート回路、１４・・・・
・・桁上選択回路、１５，１６・・・・・・セレクタ、
２０〜２３・・・・・・全加算回路、２４・・・・・・
桁上選択回路、２５．２６・・・・・・セレクタ、１０
０１・・・・・・ＯＲゲート、ｉ ００２．・・・・・
排他的否定的論理和（ＥＸ−ＮＯＲ）ゲート、１００３
・・・・・・ＡＮＤゲート、１００４・・・・・・排他
的論理和（ＥＸ−ＯＲ）ゲート、１４１・・・・・・Ａ
ＮＤゲート、 １４２・・・・・・ＯＲゲート。
Claims (1)
- ディジタル加算すべきｎビットのデータの各ビット位の
被加数と加数の２入力を受ける１個のＯＲゲートならび
にＥＸ−ＮＯＲゲートを備え前記ＥＸ−ＮＯＲゲートか
らは下位ビットからの桁上りのある場合の加算値を出力
し前記ＯＲゲートからは上位ビットに対する桁上り信号
を出力するｎ個の第１の加算ゲート回路と、前記各ビッ
ト位の被加数と加数の２入力を受ける１個のＡＮＤゲー
トならびにＥＸ−ＯＲゲートを備え前記ＥＸ−ＯＲゲー
トからは桁上りのない場合の加算値を出力し前記ＡＮＤ
ゲートからは下位ビットからの桁上り信号がない場合の
加算値を出力し前記ＡＮＤゲートからは上位ビットに対
する桁上り信号を出力するｎ個の第２の加算ゲート回路
と、前記第２の加算ゲート回路のＡＮＤゲートに桁上り
信号が発生するかもしくは下位ビットからの桁上り信号
と前記第１の加算ゲート回路のＯＲゲートからの桁上り
信号が同時に発生したいずれかの場合に上位ビットにお
ける桁上りを選択実行せしめる少なくとも１つの桁上り
選択回路と、下位ビットからの桁上り信号を受けて各ビ
ット位ごとの前記第１の加算ゲート回路のＥＸ−ＮＯＲ
ゲートの出力する加算値を選択出力し下位ビットからの
桁上り信号のないときは各ビット位ごとの前記第２の加
算ゲートのＥＸ−ＯＲゲートの出力する加算値を出力す
るｎ個のセレクタとを備えて成ることを特徴とする桁上
選択加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4765090A JPH03250218A (ja) | 1990-02-27 | 1990-02-27 | 桁上選択加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4765090A JPH03250218A (ja) | 1990-02-27 | 1990-02-27 | 桁上選択加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250218A true JPH03250218A (ja) | 1991-11-08 |
Family
ID=12781132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4765090A Pending JPH03250218A (ja) | 1990-02-27 | 1990-02-27 | 桁上選択加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250218A (ja) |
-
1990
- 1990-02-27 JP JP4765090A patent/JPH03250218A/ja active Pending
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