JPH03250490A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH03250490A JPH03250490A JP2046228A JP4622890A JPH03250490A JP H03250490 A JPH03250490 A JP H03250490A JP 2046228 A JP2046228 A JP 2046228A JP 4622890 A JP4622890 A JP 4622890A JP H03250490 A JPH03250490 A JP H03250490A
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- JP
- Japan
- Prior art keywords
- word line
- circuit
- signal
- level
- memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は高速動作か要求されるダイナミックＲＡＭや
スタティックＲＡ Ｍ等のメモリ回路に関する。
スタティックＲＡ Ｍ等のメモリ回路に関する。
（従来の技術）
ダイナミックＲＡＭやスタティックＲＡ Ｍ等のメモリ
回路では、集積されるメモリセルの数か多い程、信号供
給側からの距離が大きい位置にあるメモリセルへの信号
伝達遅延の時間が大きくなるという問題がある。
回路では、集積されるメモリセルの数か多い程、信号供
給側からの距離が大きい位置にあるメモリセルへの信号
伝達遅延の時間が大きくなるという問題がある。
第４図は従来のメモリ回路の構成を示す回路図である。
４１はメモリセルマトリクスであり、マトリクス状に交
差する複数のワード線４２とビット線４３及びこのワー
ド線４２とビット線４３の各交差点に設けられ□たメモ
リセル４４で構成されている。メモリセル４４それぞれ
には、上記ワード線４２とビット線４３の各信号が供給
される。４５はロウデコーダであり、アドレスに応じて
複数のうちの一本のデコ−ドライン４６を選択する。４
７はＡＮＤゲート回路であり、上記デコードライン４６
の出力とワード線セレクト信号φＷＳとが入力され、出
力は上記ワード線４２に供給される。４８はプリチャー
ジ回路であり、プリチャージ信号φＰＲによって、全ビ
ット線４３がプリチャージされる。４９はセンスアンプ
であり、センスアンプ信号φＳＡによってメモリセル４
４の内容を確定する。５０はカラムデコーダでアリ、ア
ドレスに応じて、メモリセルマトリクス内のメモリセル
４４が保持しているデータをセンスアンプ４９によって
出力・する。
差する複数のワード線４２とビット線４３及びこのワー
ド線４２とビット線４３の各交差点に設けられ□たメモ
リセル４４で構成されている。メモリセル４４それぞれ
には、上記ワード線４２とビット線４３の各信号が供給
される。４５はロウデコーダであり、アドレスに応じて
複数のうちの一本のデコ−ドライン４６を選択する。４
７はＡＮＤゲート回路であり、上記デコードライン４６
の出力とワード線セレクト信号φＷＳとが入力され、出
力は上記ワード線４２に供給される。４８はプリチャー
ジ回路であり、プリチャージ信号φＰＲによって、全ビ
ット線４３がプリチャージされる。４９はセンスアンプ
であり、センスアンプ信号φＳＡによってメモリセル４
４の内容を確定する。５０はカラムデコーダでアリ、ア
ドレスに応じて、メモリセルマトリクス内のメモリセル
４４が保持しているデータをセンスアンプ４９によって
出力・する。
上記第４図の回路の読出し系の動作について、第５図の
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
まず、プリチャージ信号φ、Ｒが“１”レベルから“０
”レベルに変化することにより、すべてのビット線がハ
イレベル（Ｖ ｏｏ）にプリチャージされる。次に、ロ
ウデコーダ４５により選択された１本のデコードライン
４６の信号は、ワード線セレクト信号φＷ５の“Ｏ”レ
ベルから“１”レベルに変化することにより、ＡＮＤゲ
ート回路４７を介して１本のワード線４２に供給される
。ここて、メモリセル４４に書き込まれている情報が“
１′ならば、ビット線はＶＤＤを保持し、“０′ならば
、ビット線はＶＤＤからメモリセルに対応した電圧分た
け降下する。次に、センスアンプ信号φＳＡが“Ｏ”レ
ベルから“１°レベルに変化することにより、センスア
ンプ４９によりビット線４３のデータが“Ｏ”または“
１°に確定し、上記アドレスに応じてカラムデコーダに
より選択され出力される。
”レベルに変化することにより、すべてのビット線がハ
イレベル（Ｖ ｏｏ）にプリチャージされる。次に、ロ
ウデコーダ４５により選択された１本のデコードライン
４６の信号は、ワード線セレクト信号φＷ５の“Ｏ”レ
ベルから“１”レベルに変化することにより、ＡＮＤゲ
ート回路４７を介して１本のワード線４２に供給される
。ここて、メモリセル４４に書き込まれている情報が“
１′ならば、ビット線はＶＤＤを保持し、“０′ならば
、ビット線はＶＤＤからメモリセルに対応した電圧分た
け降下する。次に、センスアンプ信号φＳＡが“Ｏ”レ
ベルから“１°レベルに変化することにより、センスア
ンプ４９によりビット線４３のデータが“Ｏ”または“
１°に確定し、上記アドレスに応じてカラムデコーダに
より選択され出力される。
上記読出し動作の速度を左右させるものに、ワード線を
介して信号か伝達される遅延時間があげられる。一般に
、上記第４図中のビット線４３にはアルミニウムか用い
られ、ワード線４２はポリシリコンが用いられる。ポリ
シリコンはアルミニウムに比べてシート抵抗が５００〜
１０００倍も大きい。このため、ワード線セレクト信号
φｗｓの伝達遅延が発生する。
介して信号か伝達される遅延時間があげられる。一般に
、上記第４図中のビット線４３にはアルミニウムか用い
られ、ワード線４２はポリシリコンが用いられる。ポリ
シリコンはアルミニウムに比べてシート抵抗が５００〜
１０００倍も大きい。このため、ワード線セレクト信号
φｗｓの伝達遅延が発生する。
すなわち、信号φｗｓの供給側からの距離か最も大きい
位置ａにあるメモリセルへの信号伝達遅延の時間は、例
えば第５図中の１．．１２に示すようになる。この１＋
（もしくはｔ２）は、１サイクルの動作のうち、２
０％程の時間を占めている。
位置ａにあるメモリセルへの信号伝達遅延の時間は、例
えば第５図中の１．．１２に示すようになる。この１＋
（もしくはｔ２）は、１サイクルの動作のうち、２
０％程の時間を占めている。
このようなメモリ回路では、この１サイクルの動作にお
いて、上記ｔＩ＋ ｔ２で示す遅延時間の余裕を十分
に取る必要がある。てなければ、例えば、上記ａの位置
のメモリセルがワード線によって選択されてから、完全
に“０”レベルにならないうちに、ビット線がプリチャ
ージされ、このメモリセルに無関係なデータが書き込ま
れる恐れがあるからである。
いて、上記ｔＩ＋ ｔ２で示す遅延時間の余裕を十分
に取る必要がある。てなければ、例えば、上記ａの位置
のメモリセルがワード線によって選択されてから、完全
に“０”レベルにならないうちに、ビット線がプリチャ
ージされ、このメモリセルに無関係なデータが書き込ま
れる恐れがあるからである。
（発明が解決しようとする課題）
このように、従来のメモリ回路では、信号供給側からの
距離が大きい位置にあるメモリセルへの信号伝達遅延の
時間が大きく、その伝達遅延の余裕時間として１サイク
ルの動作のうち、かなりの時間が占有され、動作速度の
向上を妨げるといフ欠点があった。
距離が大きい位置にあるメモリセルへの信号伝達遅延の
時間が大きく、その伝達遅延の余裕時間として１サイク
ルの動作のうち、かなりの時間が占有され、動作速度の
向上を妨げるといフ欠点があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、信号の伝達遅延時間を短縮し、動作
速度が向上するメモリ回路を提供することにある。
あり、その目的は、信号の伝達遅延時間を短縮し、動作
速度が向上するメモリ回路を提供することにある。
［発明の構成コ
（課題を解決するための手段）
この発明のメモリ回路は、ワード線とビット線に所定の
タイミングで制御信号が供給され、これらワード線信号
とビット線信号とで制御されるそれぞれの記憶用素子か
らなるメモリセルをマトリクス状に配列してなるメモリ
セルアレイと、前記各ワード線と第１の電位との間に接
続され、ワード線信号が供給されて選択されたワード線
の電位を所定のタイミングでディスチャージするディス
チャージ回路とから構成される。
タイミングで制御信号が供給され、これらワード線信号
とビット線信号とで制御されるそれぞれの記憶用素子か
らなるメモリセルをマトリクス状に配列してなるメモリ
セルアレイと、前記各ワード線と第１の電位との間に接
続され、ワード線信号が供給されて選択されたワード線
の電位を所定のタイミングでディスチャージするディス
チャージ回路とから構成される。
（作 用）
この発明では、ワード線に新たに接続されるディスチャ
ージ回路により、ワード線の立下がり伝達遅延時間が短
縮される。
ージ回路により、ワード線の立下がり伝達遅延時間が短
縮される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例による構成を示す回路図で
ある。第４図の構成の回路において、ロウデコーダ４５
の逆側のワード線４２の末端に、新たにディスチャージ
回路１１を追加したものである。
ある。第４図の構成の回路において、ロウデコーダ４５
の逆側のワード線４２の末端に、新たにディスチャージ
回路１１を追加したものである。
なお、この第１図において、第４図の回路と同様の箇所
には同一の符号を付した。
には同一の符号を付した。
このディスチャージ回路】１は、メモリセルアレイの末
端における、各ワード線４２と接地電位ＶＳＳとの間に
１個のＮチャネルＭＯＳトランジスタ１２をそれぞれ設
け、このトランジスタ１２のゲートには、ワード線セレ
クト信号φ７．の反転信号がインバータ１３を介して共
通に供給されるように構成されている。
端における、各ワード線４２と接地電位ＶＳＳとの間に
１個のＮチャネルＭＯＳトランジスタ１２をそれぞれ設
け、このトランジスタ１２のゲートには、ワード線セレ
クト信号φ７．の反転信号がインバータ１３を介して共
通に供給されるように構成されている。
上記構成のメモリ回路の読出し系の動作について第２図
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
プリチャージ信号φ、Ｒが“１“レベルから“０“レベ
ルに変化することにより、すべてのビット線がハイレベ
ル（Ｖ ＤＤ）にプリチャージされる。このとき、ワー
ド線セレクト信号φい、はすべて“０”レベルになって
いなければならない。この発明ては、ワード線セレクト
信号φｗｓか“１ルベルから“０２レベルに変化すると
、インバータ１３を介してワード線セレクト信号φｗｓ
の反転信号、すなわち、“１″レベルがディスチャージ
回路１１に供給される。これにより、各ＮチャネルＭＯ
Ｓトランジスタ】２がオンし、選択されたワード線４２
のレベルは、ロウデコーダ４５側とディスチャージ回路
１１側の両方からディスチャージされる。従って、ワー
ド線４２のディスチャージ時間は、従来の半分程に短縮
される。
ルに変化することにより、すべてのビット線がハイレベ
ル（Ｖ ＤＤ）にプリチャージされる。このとき、ワー
ド線セレクト信号φい、はすべて“０”レベルになって
いなければならない。この発明ては、ワード線セレクト
信号φｗｓか“１ルベルから“０２レベルに変化すると
、インバータ１３を介してワード線セレクト信号φｗｓ
の反転信号、すなわち、“１″レベルがディスチャージ
回路１１に供給される。これにより、各ＮチャネルＭＯ
Ｓトランジスタ】２がオンし、選択されたワード線４２
のレベルは、ロウデコーダ４５側とディスチャージ回路
１１側の両方からディスチャージされる。従って、ワー
ド線４２のディスチャージ時間は、従来の半分程に短縮
される。
プリチャージ信号φＰＲか“１“レベルに変化した後、
ロウデコーダ４５により選択された１本のデコードライ
ン４Ｃの信号は、ワード線セレクト信号φ６が“０”
レベルから“１”レベルに変化することにより、ＡＮＤ
ゲート回路４７を介して１本のワード線４２に供給され
る。このとき、ディスチャージ回路１１には、インバー
タ１３を介して信号φｗ５の反転信号の″Ｏ°レベルの
信号が供給されるので、このディスチャージ回路１１に
おける各トランジスタ１２はオフする。
ロウデコーダ４５により選択された１本のデコードライ
ン４Ｃの信号は、ワード線セレクト信号φ６が“０”
レベルから“１”レベルに変化することにより、ＡＮＤ
ゲート回路４７を介して１本のワード線４２に供給され
る。このとき、ディスチャージ回路１１には、インバー
タ１３を介して信号φｗ５の反転信号の″Ｏ°レベルの
信号が供給されるので、このディスチャージ回路１１に
おける各トランジスタ１２はオフする。
ここて従来と同様に、メモリセル４４に書き込まれてい
る情報が“１″ならば、ビット線はＶＤＤを保持し、“
０”ならば、ビット線はｖＤＤからメモリセルに対応し
た電圧骨だけ降下する。次に、センスアンプ信号φＳ＾
が“０“レベルから“１”レベルに変化することにより
、センスアンプ４９によりビット線４３のデータが“０
“または“］”に確定し、上記アドレスに応じてカラム
デコーダにより選択され出力される。
る情報が“１″ならば、ビット線はＶＤＤを保持し、“
０”ならば、ビット線はｖＤＤからメモリセルに対応し
た電圧骨だけ降下する。次に、センスアンプ信号φＳ＾
が“０“レベルから“１”レベルに変化することにより
、センスアンプ４９によりビット線４３のデータが“０
“または“］”に確定し、上記アドレスに応じてカラム
デコーダにより選択され出力される。
上記実施例の回路によれば、第２図に示されるように、
信号φｗｓか立下がってから、プリチャージ信号φ、Ｒ
を“１°レベルから“０“レベルに変化させるタイミン
グは、従来のｔｌに比べてｔ。
信号φｗｓか立下がってから、プリチャージ信号φ、Ｒ
を“１°レベルから“０“レベルに変化させるタイミン
グは、従来のｔｌに比べてｔ。
と速くでき、１サイクルの動作時間を短縮することが可
能となる。
能となる。
第３図はこの発明の応用例を示す構成の回路図であり、
第１図で示したディスチャージ回路１１を、ワード線４
２の末端の他に、ワード線４２の中間にも設け、ワード
線セレークト信号φ６の反転信号がインバータ１３を介
して共通に供給されるように構成したものである。
第１図で示したディスチャージ回路１１を、ワード線４
２の末端の他に、ワード線４２の中間にも設け、ワード
線セレークト信号φ６の反転信号がインバータ１３を介
して共通に供給されるように構成したものである。
上記第３図の構成によれば、選択されたワード線４２の
レベルのディスチャージ時間は、従来のｌ／４程に短縮
される。
レベルのディスチャージ時間は、従来のｌ／４程に短縮
される。
ワード線における、信号の伝達遅延時間は、メモリセル
の個数が増加するほど、すなわち、ワード線方向のメモ
リセルの個数か増大するはと、大きくなっていく。この
ように、ワード線の長さ（メモリセルの個数）に応じて
ディスチャージ回路１１を設ける箇所を増減させるよう
にすれば、ディスチャージ時間が削減された高速動作の
メモリ回路が実現できる。
の個数が増加するほど、すなわち、ワード線方向のメモ
リセルの個数か増大するはと、大きくなっていく。この
ように、ワード線の長さ（メモリセルの個数）に応じて
ディスチャージ回路１１を設ける箇所を増減させるよう
にすれば、ディスチャージ時間が削減された高速動作の
メモリ回路が実現できる。
また、ディスチャージ回路ＩＩは、各ワード線４２と接
地電位Ｖｓｓとの間に１個のＮチャネルＭＯＳトランジ
スタ１２をそれぞれ設けるだけの簡単な構成であり、設
計の上でも容易にマージンのとれる回路が構成できると
いう利点がある。
地電位Ｖｓｓとの間に１個のＮチャネルＭＯＳトランジ
スタ１２をそれぞれ設けるだけの簡単な構成であり、設
計の上でも容易にマージンのとれる回路が構成できると
いう利点がある。
なお、この発明では、メモリセルについては特に限定す
ることはなく、選択された後のワード線の信号をディス
チャージする回路を構成すれば、ダイナミック型でも、
スタティック型でもよい。
ることはなく、選択された後のワード線の信号をディス
チャージする回路を構成すれば、ダイナミック型でも、
スタティック型でもよい。
以上説明したようにこの発明によれば、ディスチャージ
回路を設けたことにより、ワード線における信号の伝達
遅延時間を短縮し、動作速度が向上するメモリ回路を提
供することができる。
回路を設けたことにより、ワード線における信号の伝達
遅延時間を短縮し、動作速度が向上するメモリ回路を提
供することができる。
第１図はこの発明の一実施例による構成の回路図、第２
図は第１図の回路の動作を示すタイミングチャート、第
３図はこの発明の応用例による構成の回路図、第４図は
従来のメモリ回路の構成を示す回路図。第５図は第４図
の回路の動作を示すタイミングチャートである。 １１・・ディスチャージ回路、１２・・・ＮチャネルＭ
ＯＳトランジスタ、１３・・・インバータ、４１・・・
メモリセルアレイ、４２・・ワード線、４３・・・ビッ
ト線、４４・・・メモリセル、４５・・・ロウデコーダ
、４６・・・デコードライン、４７・・・ＡＮＤゲート
回路、４８・・・プリチャージ回路、４９・・センスア
ンプ、５０・・カラムデコーダ。
図は第１図の回路の動作を示すタイミングチャート、第
３図はこの発明の応用例による構成の回路図、第４図は
従来のメモリ回路の構成を示す回路図。第５図は第４図
の回路の動作を示すタイミングチャートである。 １１・・ディスチャージ回路、１２・・・ＮチャネルＭ
ＯＳトランジスタ、１３・・・インバータ、４１・・・
メモリセルアレイ、４２・・ワード線、４３・・・ビッ
ト線、４４・・・メモリセル、４５・・・ロウデコーダ
、４６・・・デコードライン、４７・・・ＡＮＤゲート
回路、４８・・・プリチャージ回路、４９・・センスア
ンプ、５０・・カラムデコーダ。
Claims (2)
- （１）ワード線とビット線に所定のタイミングで制御信
号が供給され、これらワード線信号とビット線信号とで
制御されるそれぞれの記憶用素子からなるメモリセルを
マトリクス状に配列してなるメモリセルアレイと、 前記各ワード線と第１の電位との間に接続され、ワード
線信号が供給されて選択されたワード線の電位を所定の
タイミングでディスチャージするディスチャージ回路と
を具備したことを特徴とするメモリ回路。 - （２）前記ディスチャージ回路は前記各ワード線の長さ
方向において前記メモリセルの複数個おきに設けられる
ことを特徴としたメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046228A JPH03250490A (ja) | 1990-02-27 | 1990-02-27 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046228A JPH03250490A (ja) | 1990-02-27 | 1990-02-27 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250490A true JPH03250490A (ja) | 1991-11-08 |
Family
ID=12741257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046228A Pending JPH03250490A (ja) | 1990-02-27 | 1990-02-27 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114793A (ja) * | 1993-08-26 | 1995-05-02 | Nec Corp | 半導体記憶装置 |
-
1990
- 1990-02-27 JP JP2046228A patent/JPH03250490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114793A (ja) * | 1993-08-26 | 1995-05-02 | Nec Corp | 半導体記憶装置 |
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