JPH0325054B2 - - Google Patents
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- JPH0325054B2 JPH0325054B2 JP58149239A JP14923983A JPH0325054B2 JP H0325054 B2 JPH0325054 B2 JP H0325054B2 JP 58149239 A JP58149239 A JP 58149239A JP 14923983 A JP14923983 A JP 14923983A JP H0325054 B2 JPH0325054 B2 JP H0325054B2
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- Japan
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- current
- circuit
- transistor
- diode
- signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/22—Repeaters for converting two wires to four wires; Repeaters for converting single current to double current
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
発明の技術的分野
本発明は、デイジタルデータ伝送に於けるバイ
ポーラ符号再生装置の整流回路に関するものであ
る。
ポーラ符号再生装置の整流回路に関するものであ
る。
従来技術と問題点
デイジタルデータ伝送に於いては、例えば、デ
ータの“１”を＋Ｖと−Ｖとのレベルのパルスを
交互に割当て、データの“０”を０レベルとする
バイポーラ符号により伝送するものが一般的であ
る。受信側では、例えば第１図に示すようなバイ
ポーラ符号再生装置によりデータを再生するもの
である。同図に於いて、１は送信側のパルストラ
ンス、２は伝送路、３は受信側のパルストラン
ス、４は整流回路、５は積分回路、６は比較回路
であつて、ATC（Auto Threshold Control）方
式についてのものである。
ータの“１”を＋Ｖと−Ｖとのレベルのパルスを
交互に割当て、データの“０”を０レベルとする
バイポーラ符号により伝送するものが一般的であ
る。受信側では、例えば第１図に示すようなバイ
ポーラ符号再生装置によりデータを再生するもの
である。同図に於いて、１は送信側のパルストラ
ンス、２は伝送路、３は受信側のパルストラン
ス、４は整流回路、５は積分回路、６は比較回路
であつて、ATC（Auto Threshold Control）方
式についてのものである。
送信側のパルストランス１に第２図の(a)に示す
バイポーラ信号ａを加えると、伝送路２の特性に
対応して受信側のパルストランス３からは、第２
図の(b)に示すような波形の鈍つたバイポーラ信号
ｂが出力される。この信号ｂは整流回路４に加え
られて全波整流される。この整流回路４の整流出
力信号ｃは第２図の(c)に示すように一方の極性の
信号となり、積分回路５及び比較回路６に加えら
れる。積分回路５は整流出力信号ｃを積分して、
整流出力信号ｃのレベルルに対応した積分出力信
号ｅを閾値電圧として比較回路６に加える。比較
回路６はこの閾値電圧で整流出力信号ｃを比較す
るもので、第２図の(c)に於ける(e)は閾値電圧を示
すものである。従つて比較回路６の出力信号ｄは
第２図の(d)に示すように波形整形されて、送信デ
ータと同じ再生データとなる。
バイポーラ信号ａを加えると、伝送路２の特性に
対応して受信側のパルストランス３からは、第２
図の(b)に示すような波形の鈍つたバイポーラ信号
ｂが出力される。この信号ｂは整流回路４に加え
られて全波整流される。この整流回路４の整流出
力信号ｃは第２図の(c)に示すように一方の極性の
信号となり、積分回路５及び比較回路６に加えら
れる。積分回路５は整流出力信号ｃを積分して、
整流出力信号ｃのレベルルに対応した積分出力信
号ｅを閾値電圧として比較回路６に加える。比較
回路６はこの閾値電圧で整流出力信号ｃを比較す
るもので、第２図の(c)に於ける(e)は閾値電圧を示
すものである。従つて比較回路６の出力信号ｄは
第２図の(d)に示すように波形整形されて、送信デ
ータと同じ再生データとなる。
整流出力信号ｃを閾値電圧と比較してデータを
識別するものであるから、整流回路４に於ける波
形歪やノイズにより、データ識別誤りを生じるこ
とになる。従つて受信バイポーラ信号のレベル及
び波形の制約により、伝送路に於けるマージンが
小さくなる欠点があつた。
識別するものであるから、整流回路４に於ける波
形歪やノイズにより、データ識別誤りを生じるこ
とになる。従つて受信バイポーラ信号のレベル及
び波形の制約により、伝送路に於けるマージンが
小さくなる欠点があつた。
第３図は、従来の整流回路を示すもので、Ｔは
パルストランス、Ｒ１〜Ｒ４は抵抗、Ｑ１，Ｑ２
はトランジスタ、Ｄはダイオード、INは入力端
子、OUTは出力端子であり、＋Ｖ，−Ｖは例えば
＋5V，−5Vの電圧である。コレクタ及びエミツ
タがそれぞれ共通に接続されたトランジスタＱ
１，Ｑ２のベースには、パルストランスＴの二次
側が接続され、エミツタフオロワで全波整流する
ように接続されている。又ダイオードＤは、トラ
ンジスタＱ１，Ｑ２のベース・エミツタ間電圧
VBEを順方向電圧VDにより補償する為のものであ
る。又抵抗Ｒ３，Ｒ４及びダイオードＤはエミツ
タフオロワのバイアス回路を構成し、抵抗Ｒ３，
Ｒ４により電源電圧を分圧してバイアス電圧とし
ているものである。
パルストランス、Ｒ１〜Ｒ４は抵抗、Ｑ１，Ｑ２
はトランジスタ、Ｄはダイオード、INは入力端
子、OUTは出力端子であり、＋Ｖ，−Ｖは例えば
＋5V，−5Vの電圧である。コレクタ及びエミツ
タがそれぞれ共通に接続されたトランジスタＱ
１，Ｑ２のベースには、パルストランスＴの二次
側が接続され、エミツタフオロワで全波整流する
ように接続されている。又ダイオードＤは、トラ
ンジスタＱ１，Ｑ２のベース・エミツタ間電圧
VBEを順方向電圧VDにより補償する為のものであ
る。又抵抗Ｒ３，Ｒ４及びダイオードＤはエミツ
タフオロワのバイアス回路を構成し、抵抗Ｒ３，
Ｒ４により電源電圧を分圧してバイアス電圧とし
ているものである。
入力端子INに伝送路を介したバイポーラ信号
が入力されると、パルストランスＴの二次側に
は、第４図の(A)及び(B)に示すように反対極性の信
号Ａ，Ｂが現れる。信号ＡはトランジスタＱ１の
ベースに、又信号ＢはトランジスタＱ２のベース
にそれぞれ加えられる。トランジスタＱ１のベー
スに正極性の信号Ａが加えられると、トランジス
タＱ１に電流iCが流れ、又ダイオードＤには電流
iDが流れ、トランジスタＱ１のエミツタ電位は、
ベース電位よりベース・エミツタ間電圧VBEだけ
低い電位となり、出力端子OUTはダイオードＤ
の順方向電圧VDだけエミツタ電位より高い電位
となり、VBE＝VDとなるようにすることにより、
出力端子OUTには正極性のベース電位の変化に
対応した電位の出力信号が現われる。なお出力端
子OUTに接続される負荷のインピーダンスは高
く、負荷へ流れる電流はダイオードＤに流れる電
流iDに対して無視できる程度のものである。
が入力されると、パルストランスＴの二次側に
は、第４図の(A)及び(B)に示すように反対極性の信
号Ａ，Ｂが現れる。信号ＡはトランジスタＱ１の
ベースに、又信号ＢはトランジスタＱ２のベース
にそれぞれ加えられる。トランジスタＱ１のベー
スに正極性の信号Ａが加えられると、トランジス
タＱ１に電流iCが流れ、又ダイオードＤには電流
iDが流れ、トランジスタＱ１のエミツタ電位は、
ベース電位よりベース・エミツタ間電圧VBEだけ
低い電位となり、出力端子OUTはダイオードＤ
の順方向電圧VDだけエミツタ電位より高い電位
となり、VBE＝VDとなるようにすることにより、
出力端子OUTには正極性のベース電位の変化に
対応した電位の出力信号が現われる。なお出力端
子OUTに接続される負荷のインピーダンスは高
く、負荷へ流れる電流はダイオードＤに流れる電
流iDに対して無視できる程度のものである。
しかし、信号Ａ，Ｂのレベルに対応してトラン
ジスタＱ１，Ｑ２に流れる電流iC及びダイオード
Ｄに流れる電流iDが変化し、それによつて、VBE
≠VDとなるので、出力端子OUTに出力される整
流出力信号Ｃの波形が歪むことになり、特に第４
図の(C)に示すように、整流出力信号Ｃの０レベル
近傍に於いて、（ｙ）で示す歪のように著しいも
のとなる。又電源電圧＋Ｖ，−Ｖの変動がそのま
ま整流出力信号Ｃに影響を及ぼすので電源ノイズ
に弱い欠点がある。更にトランジスタＱ１，Ｑ２
のバイアスを正確にする為には、抵抗Ｒ３，Ｒ４
を高精度ものとしなければならない欠点がある。
ジスタＱ１，Ｑ２に流れる電流iC及びダイオード
Ｄに流れる電流iDが変化し、それによつて、VBE
≠VDとなるので、出力端子OUTに出力される整
流出力信号Ｃの波形が歪むことになり、特に第４
図の(C)に示すように、整流出力信号Ｃの０レベル
近傍に於いて、（ｙ）で示す歪のように著しいも
のとなる。又電源電圧＋Ｖ，−Ｖの変動がそのま
ま整流出力信号Ｃに影響を及ぼすので電源ノイズ
に弱い欠点がある。更にトランジスタＱ１，Ｑ２
のバイアスを正確にする為には、抵抗Ｒ３，Ｒ４
を高精度ものとしなければならない欠点がある。
発明の目的
本発明は、入力信号を歪なく忠実に整流し、且
つ電源ノイズに強い整流回路を提供することを目
的とするものである。
つ電源ノイズに強い整流回路を提供することを目
的とするものである。
発明の構成
本発明は、バイポーラ入力信号をトランジスタ
のエミツタフオロワ接続により全波整流する整流
回路に於いて、前記トランジスタのベース・エミ
ツタ間電圧を補償するダイオードを含むバイアス
回路に第１及び第２の定電流回路を接続し、前記
トランジスタに流れる電流と前記ダイオードに流
れる電流とを等しくするように、前記第１の定電
流回路の電流より前記第２の定電流回路の電流を
大きく設定した構成とするものであり、以下実施
例について詳細に説明する。
のエミツタフオロワ接続により全波整流する整流
回路に於いて、前記トランジスタのベース・エミ
ツタ間電圧を補償するダイオードを含むバイアス
回路に第１及び第２の定電流回路を接続し、前記
トランジスタに流れる電流と前記ダイオードに流
れる電流とを等しくするように、前記第１の定電
流回路の電流より前記第２の定電流回路の電流を
大きく設定した構成とするものであり、以下実施
例について詳細に説明する。
発明の実施例
第５図は、本発明の実施例の回路図であり、第
３図と同一符号は同一部分を示し、CI１，CI２
は第１，第２の定電流回路である。全波整流を行
うトランジスタＱ１，Ｑ２とパルストランスＴと
の接続構成は第３図に示す従来例と同一である
が、本発明に於いては、エミツタフオロワのバイ
アス回路に定電流回路CI１，CI２を接続したも
のである。電源電圧の＋Ｖ側に接続された定電流
回路CI１の電流i1と、電源電圧の−Ｖ側に接続さ
れた定電流回路CI２の電流i2とは、i1＜i2の関係
に選定されており、２・i1＝i2とすると、トラン
ジスタＱ１，Ｑ２に流れる電流iCとダイオードＤ
に流れる電流iDとは同じになる。
３図と同一符号は同一部分を示し、CI１，CI２
は第１，第２の定電流回路である。全波整流を行
うトランジスタＱ１，Ｑ２とパルストランスＴと
の接続構成は第３図に示す従来例と同一である
が、本発明に於いては、エミツタフオロワのバイ
アス回路に定電流回路CI１，CI２を接続したも
のである。電源電圧の＋Ｖ側に接続された定電流
回路CI１の電流i1と、電源電圧の−Ｖ側に接続さ
れた定電流回路CI２の電流i2とは、i1＜i2の関係
に選定されており、２・i1＝i2とすると、トラン
ジスタＱ１，Ｑ２に流れる電流iCとダイオードＤ
に流れる電流iDとは同じになる。
このような条件で、パルストランスＴの二次側
の信号Ａ，Ｂが第６図の(A)，(B)に示すように反対
極性でトランジスタＱ１，Ｑ２のベースに加えら
れ、信号Ａが正極性，信号Ｂが負極性の場合に、
トランジスタＱ２はオフ状態となり、トランジス
タＱ１のベース・エミツタ間電圧とダイオードＤ
の順方向電圧とは等しくなるので、トランジスタ
Ｑ１のベース電位と出力端子OUTの電位とは等
しくなる。又信号Ａが負極性，信号Ｂが正極性の
場合は、トランジスタＱ１がオフ状態となり、ト
ランジスタＱ２のベース・エミツタ間電圧とダイ
オードＤの順方向電圧とは等しくなるので、トラ
ンジスタＱ２のベース電位と出力端子OUTの電
位とは等しくなる。従つて整流出力信号Ｃは第６
図の(C)に示すように、入力信号を忠実に整流した
波形となる。
の信号Ａ，Ｂが第６図の(A)，(B)に示すように反対
極性でトランジスタＱ１，Ｑ２のベースに加えら
れ、信号Ａが正極性，信号Ｂが負極性の場合に、
トランジスタＱ２はオフ状態となり、トランジス
タＱ１のベース・エミツタ間電圧とダイオードＤ
の順方向電圧とは等しくなるので、トランジスタ
Ｑ１のベース電位と出力端子OUTの電位とは等
しくなる。又信号Ａが負極性，信号Ｂが正極性の
場合は、トランジスタＱ１がオフ状態となり、ト
ランジスタＱ２のベース・エミツタ間電圧とダイ
オードＤの順方向電圧とは等しくなるので、トラ
ンジスタＱ２のベース電位と出力端子OUTの電
位とは等しくなる。従つて整流出力信号Ｃは第６
図の(C)に示すように、入力信号を忠実に整流した
波形となる。
又電源電圧＋Ｖ，−Ｖが変化しても、定電流回
路CI１，CI２がエミツタフオロワのバイアス回
路に接続されているので、トランジスタＱ１，Ｑ
２に流れる電流iCと、ダイオードＤに流れる電流
iDとは等しく、従つてトランジスタＱ１，Ｑ２の
ベース電位と等しい電位の整流出力信号Ｃが出力
端子OUTに現れることになる。即ち電源電圧の
変化しても、整流出力信号Ｃは影響を受けないも
のとなる。これは電源電圧にノイズが重畳されて
いても、整流出力信号の波形に影響を与えないこ
とになる。
路CI１，CI２がエミツタフオロワのバイアス回
路に接続されているので、トランジスタＱ１，Ｑ
２に流れる電流iCと、ダイオードＤに流れる電流
iDとは等しく、従つてトランジスタＱ１，Ｑ２の
ベース電位と等しい電位の整流出力信号Ｃが出力
端子OUTに現れることになる。即ち電源電圧の
変化しても、整流出力信号Ｃは影響を受けないも
のとなる。これは電源電圧にノイズが重畳されて
いても、整流出力信号の波形に影響を与えないこ
とになる。
発明の効果
以上説明したように、本発明は、バイポーラ符
号再生装置の整流回路に於いて、エミツタフオロ
ワ接続の第１，第２のトランジスタＱ１，Ｑ２に
よりバイポーラ入力信号を全波整流し、トランジ
スタＱ１，Ｑ２のベース・エミツタ間電圧を補償
するダイオードＤを含むバイアス回路に第１，第
２の定電流回路CI１，CI２を接続し、トランジ
スタＱ１，Ｑ２に流れる電流iCとダイオードＤに
流れる電流iDとが等しくなるように、第１の定電
流回路CI１の電流i1より第２の定電流回路CI２の
電流i2を大きく設定したものであり、電源電圧の
変動やノイズに影響されることなく、バイポーラ
入力信号を忠実に全波整流することができる利点
があるから、受信バイポーラ信号を誤りなく再生
することができる。
号再生装置の整流回路に於いて、エミツタフオロ
ワ接続の第１，第２のトランジスタＱ１，Ｑ２に
よりバイポーラ入力信号を全波整流し、トランジ
スタＱ１，Ｑ２のベース・エミツタ間電圧を補償
するダイオードＤを含むバイアス回路に第１，第
２の定電流回路CI１，CI２を接続し、トランジ
スタＱ１，Ｑ２に流れる電流iCとダイオードＤに
流れる電流iDとが等しくなるように、第１の定電
流回路CI１の電流i1より第２の定電流回路CI２の
電流i2を大きく設定したものであり、電源電圧の
変動やノイズに影響されることなく、バイポーラ
入力信号を忠実に全波整流することができる利点
があるから、受信バイポーラ信号を誤りなく再生
することができる。
第１図はバイポーラ符号再生装置の要部ブロツ
ク図、第２図はその動作説明図、第３図は従来の
整流回路、第４図はその動作説明図、第５図は本
発明の実施例の整流回路、第６図はその動作説明
図である。 Ｔはパルストランス、Ｑ１，Ｑ２はトランジス
タ、Ｒ１〜Ｒ４は抵抗、Ｄはダイオード、CI１，
CI２は定電流回路、INは入力端子、OUTは出力
端子である。
ク図、第２図はその動作説明図、第３図は従来の
整流回路、第４図はその動作説明図、第５図は本
発明の実施例の整流回路、第６図はその動作説明
図である。 Ｔはパルストランス、Ｑ１，Ｑ２はトランジス
タ、Ｒ１〜Ｒ４は抵抗、Ｄはダイオード、CI１，
CI２は定電流回路、INは入力端子、OUTは出力
端子である。
Claims (1)
- 【特許請求の範囲】 １ バイポーラ入力信号をトランジスタのエミツ
タフオロワ接続により全波整流する整流回路に於
いて、 前記トランジスタのベース・エミツタ間電圧を
補償するダイオードを含むバイアス回路に第１及
び第２の定電流回路を接続し、前記トランジスタ
に流れる電流と前記ダイオードに流れる電流とを
等しくするように、前記第１の定電流回路の電流
より前記第２の定電流回路の電流を大きく設定し
たことを特徴とするバイポーラ符号再生装置の整
流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14923983A JPS6041350A (ja) | 1983-08-17 | 1983-08-17 | バイポ−ラ符号再生装置の整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14923983A JPS6041350A (ja) | 1983-08-17 | 1983-08-17 | バイポ−ラ符号再生装置の整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041350A JPS6041350A (ja) | 1985-03-05 |
| JPH0325054B2 true JPH0325054B2 (ja) | 1991-04-04 |
Family
ID=15470920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14923983A Granted JPS6041350A (ja) | 1983-08-17 | 1983-08-17 | バイポ−ラ符号再生装置の整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041350A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003042624A (ja) * | 2001-07-31 | 2003-02-13 | Hokuto Kagaku Kogyo Kk | 飲食品用保冷材及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5271961A (en) * | 1975-12-11 | 1977-06-15 | Sony Corp | Voltage follower |
| JPS55112015A (en) * | 1979-02-20 | 1980-08-29 | Nec Corp | Voltage follower circuit |
| JPS57115021A (en) * | 1981-01-08 | 1982-07-17 | Toshiba Corp | Analog voltage selecting circuit |
| JPS5828417U (ja) * | 1981-08-18 | 1983-02-24 | パイオニア株式会社 | 検波回路 |
-
1983
- 1983-08-17 JP JP14923983A patent/JPS6041350A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6041350A (ja) | 1985-03-05 |
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